2009 Fiscal Year Annual Research Report
超高速・小型可変レイテンシウェーブパイプライン化演算回路の設計に関する研究
| Project/Area Number |
19700037
|
|---|
| Research Institution | Tohoku University |
|---|
Principal Investigator |
江川 隆輔 Tohoku University, サイバーサイエンスセンター, 助教 (80374990)
|
|---|
| Keywords | 低消費電力 / 可変レイテン / ウェーブパイプライン / 算術演算 |
|---|
| Research Abstract |
超高速・小型可変レイテンシウェーブパイプライン化演算回路の設計に関する研究の最終年度にあたる平成21年度は,1.ビットスライスが効果的に回路規模削減可能な整数加算アルゴリズム,整数乗算アルゴリズムの実装,2.微細加工技術下の遅延調整における配線遅延の影響に関する調査,3.将来の三次元積層技術を用いた演算回路の高速・低消費電力化設計に関する検討を行った.1.においては,前年度おこなった複数の算術アルゴリズム検討に基づき,入力信号のビットスライスによる回路規模の削減効果と遅延時間の変化を,実設計に基づき評価した.これにより,提案する回路分割手法は,電力・性能の側面から高効率な演算回路設計を行いつつ,回路規模を削減できることを明らかにした.2.では,本研究課題で提案している遅延調整手法の更なる高精度化を試み,ゲート間の配線長を変化させることで配線自体を遅延素子として,利用可能か否かの検討を行った.配線引き回しのコスト,配線自身による消費電力の増加等の問題が顕著になるが,物理設計段階における一つの遅延調整方法として有用な手法であることを確認した.3.においては2.の検討と併せて,将来の技術として期待されているTSV(Through Silicon Via)を用いた演算回路設計に関する検討を行った.その結果,TSVを効果的に用いることで,回路内の長配線を大幅に削減しつつ,演算回路の性能向上が可能であることを確認した.また,将来の三次元積層技術下における遅延調整方法を新たに検討する必要があることも併せて明らかにした.これら一連の研究成果を通して得られた知見は,将来の配線遅延,静的電力が支配的な加工技術下において,小規模,高速,且つ低消費電力な演算回路設計に極めて有益であると考えられる.
|
