2008 Fiscal Year Annual Research Report
可変パイプライン構造を持つ高性能・低消費電力プロセッサに関する研究
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19700042
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| Research Institution | Mie University |
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Principal Investigator |
佐々木 敬泰 Mie University, 大学院・工学研究科, 助教 (20362361)
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| Keywords | 低消費電力プロセッサ / LSI設計 / グリッチ緩和 / パイプラインレジスタ / ハードウェア設計 |
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| Research Abstract |
近年、ノート・パソコンやPDA、携帯電話等の携帯端末においても高性能プロセッサが搭載されつつある。例えば携帯端末を用いて、複雑、かつ膨大な処理を伴う動画像のエンコードやデコード、およびその送受信を行うことが現実化している。そして、ユビキタス・コンピューティング環境の広がりにより、この傾向はますます強くなりつつある。これらの携帯端末はバッテリにより駆動することが多いため、高性能化に伴う消費電力の増大が問題となっている。そこで、本研究課題では高性能かつ低消費電力を実現するプロセッサの研究開発を行っている。提案手法では、動的な電力消費のうちグリッチ(ゲート遅延や配線遅延により発生する信号線の変化)に起因する冗長なスイッチングを削減することで消費電力の低減を目指している。具体的には、1)プロセッサのステージ段数を動的に変更できるように改良した上で、2)パイプライン統合時に発生するグリッチの増加を緩和するためにLDS-cellという独自の回路を導入することで、プロセッサの高性能化と低消費電力化の両立を目指す手法である。前年度は、提案手法の詳細設計を行い、シミュレーションによりその有効性を明らかにした。本年度は研究実施計画に従い、LDS-cellを含むプロセッサ全体のレイアウト設計を行った上でLSIの試作を行い、提案手法が実現可能であることを明らかにした。本応究課題の成果により、従来広く用いられているDVS手法と比較して、僅か9%のチップ面積増加で消費電力を60%程度削減できる手法を明らかにした。
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