2007 Fiscal Year Annual Research Report
基板バイアスによるMOSFETのしきい値ばらつき圧縮の検証と素子・回路設計最適化
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19760230
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
天川 修平 Tokyo Institute of Technology, 統合研究院, ソリューション研究教員 (40431994)
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| Keywords | 電子デバイス・機器 / 半導体超微細化 |
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| Research Abstract |
集積回路素子の特性ばらつきに対処していくためには、併用可能な様々な手立てを持っているのがよい。そのための新たな自由度の1つとしてとして、本研究では、静的な基板バイアスによるしきい値電圧ばらつき圧縮の可能性について、実験的検証をおこなうこととした。また、静的基板バイアスでばらつき圧縮することを織り込んだ素子・回路設計の提案を目指す。基板バイアスによってしきい値電圧が変化することは、MOSFETの初等的な理論から理解できる。「順基板バイアス」を用いれば、しきい値ばらつきが、基盤バイアスなしのときと比較して、圧縮されることが理論的に予想される。本年度は、まず、しきい値ばらつきが基板バイアスによって変化する様子を測定するためのテス卜回路ブロックの設計をおこなった。将来的には、実際に使いたい電子回路と同じチップ上に素子特性ばらつき情報収集用のブロックを混載して使用することを意識し、多数のフリップフロップの集合によってしきい値の素子特性ばらつきをとらえる方式を採用することにした。この方式だと、電流値等のデバイスの詳細な特性を測定できないものの、ディジタル回路的な測定が可能になるため、素子特性ばらつきの情報を実際に使いたい回路にフィードバックする等の応用可能性がある。以上の方針で設計した測定用回路ブロックを90nm標準CMOSプロセスで試作した。最終年度に向けて、素子特性ばらつき対策の一手法としての、本手法の有効性のみきわめを目指している。
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