2008 Fiscal Year Annual Research Report
基板バイアスによるMOSFETのしきい値ばらつき圧縮の検証と素子・回路設計最適化
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19760230
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
天川 修平 Tokyo Institute of Technology, 統合研究院, 特任助教 (40431994)
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| Keywords | 電子デバイス・機器 / 半導体超微細化 |
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| Research Abstract |
本年度は、高周波におけるMOSトランジスタの特性ばらつきの影響を調べるための基礎技術の開発をおこなった。通常、MOSトランジスタの高周波特性の評価は、ベクトルネットワークアナライザーを利用した2ポート測定によりおこなわれている。しかし、基板バイアスの効果を測定するには、4ポートでの測定が必要である。MOSトランジスタの高周波特性の評価は、直流特性の評価と比較して格段に難易度が高い。測定結果には、測定用のパッドや配線の特性が含まれてしまうので、MOSトランジスタの特性を取り出すためのde-embeddingと呼ばれる操作が必要である。2ポート測定でのde-embedding方法に関しては多くの研究がなされているが、4ポートでいかにde-embedするかについては、これまであまり研究されておらず、基板効果の正確な評価ができていなかった。そこで、まず4ポートでのde-embedding方法を確立することを目標とした。OPEN、SHORTなどのダミーパターンを利用したde-embedding方法だと、ミリ波領域(30GHz〜)で誤差が大きくなることが2ポート測定の場合でも知られている。そこで、THRUダミーパターンだけを使った4ポートデバイス用de-embedding法を提案した。この方法をオンチップ差動伝送線路の評価に用いたところ、有効性を確認できた。本手法をMOSトランジスタの高周波特性の評価に利用すれうば、デジタルのみならずアナログ・高周波でも正確な実測にもとづいたデバイスモデルを利用して回路設計ができるようになると期待される。
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Research Products
(2 results)
