2019 Fiscal Year Annual Research Report
Development of an SOI pixel sensors with 3D integration for the Belle2 upgrade
| Project/Area Number |
19H00692
|
|---|
| Research Institution | High Energy Accelerator Research Organization |
|---|
Principal Investigator |
坪山 透 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 講師 (80188622)
|
|---|
| Co-Investigator(Kenkyū-buntansha) |
倉知 郁生 大学共同利用機関法人高エネルギー加速器研究機構, その他部局等, 特別教授 (00533944)
小野 峻 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 研究員 (60603157) [Withdrawn]
新井 康夫 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 特別教授 (90167990)
山田 美帆 東京都立産業技術高等専門学校, ものづくり工学科, 助教 (90714668)
|
|---|
| Project Period (FY) |
2019-04-01 – 2023-03-31
|
| Keywords | 素粒子実験 / 三次元実装 / 量子線イメージング / SOIデバイス / PDD構造 |
|---|
| Outline of Annual Research Achievements |
本研究は3次元実装を用いたピクセルセンサーを用いて、現在実験中のBelleII実験のアップグレードにに必要な、次世代ピクセルセンサーの開発を行うものである。センサー／信号処理回路一体型（モノリシック）ピクセルセンサーは高いバーテックス測定性能のために必須であるが、実験の高輝度化により信号処理能力の拡張が必要になっている。そのために、信号処理回路を直接センサーに実装する3次元実装が必要になる。2019年度の活動実績は以下の通りである。
（1）ピクセルセンサー設計： バーテックス分解能を最適にするための、センサー厚み／ピクセルサイズ電子回路への要求の評価を行い、ピクセルサイズ35-40μm、センサー厚み50-70μmでの最適化を行った。各ピクセルに実装する低電力低雑音初段増幅回路/高時間分解能信号処理回路の検討を行い、Alpide型アンプの詳細な回路解析を行った。いくつかの信号処理回路を考察し、シミュレーションの準備を行った。ピクセルセンサー製造に向けたセンサーデザインを開始した。
（2）3D実装：既存の3D実装サンプルの評価を行った。接続率99.9%以上で非常に良好であった。このサンプルを用いて東北大学ELPHならびにFNAL試験ビーム施設（FTBF)で試験を行った。測定効率ならびに位置解能測定のためのデータを収集した。同時にセンサーの電荷収集を格段に改善すると期待される PPD構造を持つセンサーを試験した。これらのデータの解析を開始した。
（3）学会発表：国内外の学会に参加し、研究成果を報告するとともに、動向調査を行った。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
（1）3次元実装：2年程度で高接続率を達成する予定であったが、既存チップを組み合わせて接続試験したところ、99.9%以上の接続効率が確認できた。高エネルギー粒子を用いたビーム試験を東北大ELPHならびに米FNAL研究所で行い、信号が確認できた、現在データ解析中である。予定より進行が早い。
（2）センサーを素粒子が通過した時に発生する電荷を信号処理回路に送るために新たに試みたPDD構造も（1）のビーム試験で信号が得られた。耐放射線性の評価を行うために照射済みサンプルがあるのでその評価も行なっている。予定通りに進行している。
（3）ピクセルセンサーのための初段アナログ回路／デジタル読み出し形式などの検討が進み2020年度の製造の準備が進行中である。アナログ回路としては低電力高速を兼ね備えるLHC実験ALPIDE型を用い、SOICMOSにおける性能をシミュレーションを通じて評価した。デジタル回路は高頻度の素粒子信号を取り込むため、ピクセル内部にカウンターを2台備え近接ヒットを記憶するタイプと、ピクセル外部にヒットメモリーを持ちそこにヒット信号を転送する二つのタイプを検討している。回路面積・高速データ転送の性能を最適化する必要があり論理設計／シミュレーションして決定する。ピクセルセンサーの動作スピードを上げるための低電圧運転を行うための入出力ライブラリの整備が進行している。これまで3.3Vのデジタル入出力出会ったが、それを1.8Vにすることにより信号振幅が下げられ、そのまま入出力の低電力／高速化が実現できる。2020年度に予定されていた チップ製造の予定が現在不明になっておりそれまでの間はさらにチップ設計を継続することになる。
（4）トラッキング性能評価のための測定器シミュレーションによるピクセルサイズやセンサーの厚を最適化する。（3）の進行に合わせ準備を継続する。
|
| Strategy for Future Research Activity |
（1）2020年度に予定されているチップ製造（相乗りプロセス）に向けてデザインを完成させる。そのために(a)物理シミュレーションを継続し、ピクセルサイズ、センサー厚みやセンサー配置の最適化を行う。(b)ピクセル回路／読み出しデジタル回路を決定しレイアウトを行う。(c)完成したデザインは検証を行い、シミュレーションで動作を確認しておく。(d)センサーで発生するデータの流れのシミュレーションを行い、測定器で素粒子反応を測定することが可能であることを確認する。
（2）ビーム試験のデータの解析: (a)位置分解能・粒子測定効率など基本的性能を確認する。(b)検出器シミュレーションを構築し、ビーム試験を再現する。(c) PDD構造の評価を行う。特に電荷収集効率と、ピクセル内の電荷収拾量の位置依存性は、PDD構造採用の可否を決める。(d) センサーのピクセルサイズ／ウエファ厚みと電荷分布を測定し、シミュレーション比較する。その結果から最終センサーの構造に反映させる。
（3）チップ製造が開始されたら試験用の回路基板をデザインし製造する。製造されたチップの評価：(a)静的な試験、(b)赤外線スポット捜査、(c)ベータソース、(d)ビーム試験を段階的に行い性能を評価する。
（4）国内外の学会／研究会に参加し、研究経過の公表ならびに情報収拾を行う。
|
| Remarks |
(1) はSOIPIXグループ開始以来のWEBページ (2)は本科研費で開発中の資料等を保存するページ (3)はH25-29の新学術科研費のために準備したもの。
この(1)/(2)は主に研究者／開発者が資料を蓄積するためにに用い、（3）は一般への活動紹介のために使われている。
|
