2021 Fiscal Year Annual Research Report
2Dヘテロ界面特性の理解に基づく2DトンネルFETの構築
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19H00755
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Research Institution | The University of Tokyo |
Principal Investigator |
長汐 晃輔 東京大学, 大学院工学系研究科(工学部), 教授 (20373441)
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Co-Investigator(Kenkyū-buntansha) |
吾郷 浩樹 九州大学, グローバルイノベーションセンター, 教授 (10356355)
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Project Period (FY) |
2019-04-01 – 2022-03-31
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Keywords | 超低消費電力デバイス / トンネルトランジスタ / 2次元材料 |
Outline of Annual Research Achievements |
低消費電力化だけでなくトンネル距離をvan der Waals距離にまで低減し高い駆動電流の実現が可能な二次元トンネルFET(2D-TFET)が研究されている.相補型動作のためにはP型2D-TFETが必要となるが,N型と異なりほとんど2D-TFETの報告がない.これはP型2D-TFETのソースに必要な高濃度n型2D結晶の候補が少ないことに起因している.本研究では,そこで,高濃度n型と予想されるPtS2とSnSe2について,磁場を印加してホール測定を行うことで,キャリア密度を直接計測しTFETに適した高濃度n型結晶の探索を行った.PtS2よりも高濃度かつドナー準位の浅いSnS2がTFETに対する高濃度n型結晶として適していることを見出した.さらに,完全縮退のため安定なp+を示すp+-MoS2/ n-MoS2ヘテロ構造及び,界面準位を低減できるh-BNをゲートに選択し,チャネルのバンドギャップの層数依存性に着目してS.S.をMOSFETの理論限界値である60 mV/dec以下に低減することを試みた.S.S.を広い電流範囲で小さくするためには,チャネルのバンドギャップを小さくしトンネル確率を上げることが有効である.チャネルをバンドギャップの小さい3層に変えた3層-MoS2/BN-TGデバイスでは,広い電流範囲でS.S.がさらに低減しており,最小で51 mV/decと60 mV/dec以下のS.S.を得ることができた.リーク電流存在時においてはS.S.は見かけ上小さくなるため,精緻なリーク電流計測から測定限界に到達していること,ISとIDが常に一致していることを確認している.以上より,2次元系の特徴である2次元界面での極低界面準位及びバンドギャップの層数依存を最適化することで60 mV/dec以下のS.S.を達成した.本結果は,超低消費電力に繋がる成果である.
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Research Progress Status |
令和3年度が最終年度であるため、記入しない。
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Strategy for Future Research Activity |
令和3年度が最終年度であるため、記入しない。
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Research Products
(24 results)