2019 Fiscal Year Annual Research Report

Development of Fine-pitch Silicon Strip Detector for Precise CP Violation Measurement in B Meson Decays

Research Project

Project/Area Number	19H01912
Research Institution	High Energy Accelerator Research Organization
Principal Investigator	中村克朗大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 助教 (60714425)
Co-Investigator(Kenkyū-buntansha)	坪山透大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 講師 (80188622) 岸下徹一大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 准教授 (80789165)
Project Period (FY)	2019-04-01 – 2023-03-31
Keywords	半導体検出器 / シリコン / ストリップ
Outline of Annual Research Achievements	本研究は、超高輝度加速器を用いた素粒子フレーバー物理実験であるBelle II実験において、将来の加速器性能向上を見据えたシリコン崩壊点位置検出器のアップグレード計画として、薄型挟ピッチの両面読み出しシリコンストリップ検出器を新たに開発することが目的となる。この研究目的のために、厚み150um以下・ストリップピッチ50umを持つセンサー、およびノイズ1000e-以下・信号時間幅60ns程度の読み出しASICの開発が目標となる。２０１９年度の研究内容としては、実現可能性と物理測定の要請に基づいてセンサー・ASICの仕様を決定した。この仕様を満たすセンサーを製作可能なセンサー製作会社を選定した。英国Micronに薄型両面読み出しセンサーの様々な製作実績があったことから、この会社での製作を決定した。この仕様に基づきセンサー製作に必要となるマスクを製作し、目標とするセンサー仕様を満たすセンサー製作の準備を整えた。次に、読み出しASICの仕様を決定し、その仕様に基づいて設計を行った。ASICのアナログ部分は128チャンネルの入力を持ち、電荷量依存型アンプ・波形成形回路・弁別器から成る。これらのシミュレーションを行い、目標とする検出器容量において、信号時間幅55ns・ノイズ900e-以下が達成できることを示した。これによりASICアナログ部分の開発を完了させた。これらの研究から、薄型狭ピッチセンサーと読み出しASICの試作製作の準備を完了させることに成功した。
Current Status of Research Progress	Current Status of Research Progress 2: Research has progressed on the whole more than it was originally planned. Reason 当初の目標としていた仕様を満たすセンサーと読み出しASICの設計を完了することに成功し、これにより、次の段階としてのセンサーと読み出しASICの試作製作の準備が完了できたため。
Strategy for Future Research Activity	２０１９年度の研究により、シリコンセンサー開発についてはマスク設計が完了し、ASIC開発については設計が完了した。２０２０年度の計画において、シリコンセンサーは昨年度完成したマスクをもとに試作用センサーを製作する。検出器のメカニカル設計、および組み立て手順を開発する。検出器のメカニカル設計については、厚み150um以下の極薄センサーをいかに支えるか、またASICからの発熱をいかに簡単な冷却配管により吸熱するかが大きな鍵となる。これをのエンジニアの協力のもと開発を進める。試作センサーについては、IV曲線の測定などを行いセンサーの簡易的な性能試験を行う。センサー厚みが150umと薄く完全空乏化電圧は厚みの2 乗に比例する。この完全空乏化電圧を測定し、センサー厚み320umのセンサーと比較することでセンサーが想定どおりの性能が見られるかを確認する。次にASIC開発については、まず残りのデジタル部分のデザイン開発を行う。デジタル部分のデザインは、FPGAの評価ボードを用いてその機能を検証・確認する。また、予めASICからのデータ読み出し用のFPGAデザインも完成させ、ASIC試験のテストベンチのセットアップを完了させる。以上の研究からデジタル部分デザインが正しく設計されたことを確認して、デジタル部分の開発完了とする。その後、２０１９年度完成したアナログ部分と併せて、ASICデザイン設計を完了させる。この際に重要となるのがASICのチップサイズである。決められたセンサーサイズ上に8枚のASICチップを並べる必要がある。180nmのCMOS技術を用いることによりこのチップサイズの達成を目指す。このデザインを用いてASICの製作を行う。