2019 Fiscal Year Annual Research Report
性能最適化が容易なマルチパラダイム型高位合成フレームワークの創出
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19H04075
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| Research Institution | The University of Tokyo |
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Principal Investigator |
高前田 伸也 東京大学, 大学院情報理工学系研究科, 准教授 (60738897)
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| Project Period (FY) |
2019-04-01 – 2023-03-31
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| Keywords | FPGA / 高位合成 / ストリーム計算 |
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| Outline of Annual Research Achievements |
本研究では、再構成可能ハードウェアのFPGAを用いた計算加速を対象に、性能最適化が容易なハードウェア高位設計方式および高位合成フレームワークの実現を目指して研究を進めている。申請者が開発を進めている、演算データフローと制御を分離して記述するマルチパラダイム型設計フレームワークのVeriloggenを発展させ、メモリ容量と帯域の制約下での性能最適化を容易に行うためのチューニング・ノブを持つハードウェア設計方式と、開発者のチューニング方針に基づいて効率的な演算回路とメモリシステムを探索するオートチューニング技術を開発する。
2019年度は、オートチューニング技術の土台となる、Veriloggenのストリーム計算型プログラミングモデルと、それを支えるメモリシステムの拡張を行った。具体的には、間接参照等の不規則なメモリアクセスパターンを持つ場合においてもストリーム計算により高速処理するための、ストリーム型プログラミングモデルにおけるオペレータの追加と、対応するメモリアクセス回路の開発を行った。従来のVeriloggenのストリーム計算モデルでは、ストリーム計算の中間結果を用いたメモリアクセスができなかったが、本技術の開発によりデータの流れを止めることなく、ランダムアクセスが可能になり、より広い範囲のアプリケーションの高速ハードウェアの実装が可能になった。また、拡張したVeriloggenを用いて、ディープニューラルネットワークのモデル特化ハードウェアアクセラレータを自動合成する高位合成コンパイラNNgenの機能拡張を行い、ニューラルネットワーク処理において本拡張の有用性を確認した。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
所属機関の異動があり、異動準備および新規研究環境の立ち上げに時間を要してしまい、予定通りに研究開発を進めることができなかった。そのため、予定では2019年度に予定していたアノテーションを用いたチューニング方法に関する検討と実装を進めることができなかった。一方で、コンパイラ基盤となるVeriloggenの機能拡張およびその応用への適用は順調に進めることができたため、全体の進捗としては、やや遅れていると言える。
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| Strategy for Future Research Activity |
2019年度に行う予定であった、アノテーションを用いた高い抽象度のチューニング・ノブを持つ高位合成プログラミングモデルの検討を引き続き進める。プログラミングモデルの検討およびプロトタイプ実装については、研究代表者が引き続き行うが、コンパイラソフトウェアの詳細実装ソフトウェアの開発については、本研究費で補助員を雇用するなどして加速する。
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