2019 Fiscal Year Research-status Report
Reseach on p-MTJ-Based Ultra-Low-Power Nonvolatile Neuromorphic Circuit Architecture
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19K04526
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| Research Institution | Tohoku University |
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Principal Investigator |
馬 奕涛 東北大学, 電気通信研究所, 助教 (30622667)
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2019-04-01 – 2022-03-31
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| Keywords | 高速・超低電力不揮発ニューロモーフィックシステム / メモリタイプニューロモーフィックアーキテクチャ / 4T-2MTJ差動対型STT-MRAM / ニューロモーフィックチップ / スパイキング・ニューラルネットワーク / デジタル化の2値/多値のシナプス / 電圧モードニューロン / 電流モードニューロン |
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| Outline of Annual Research Achievements |
本研究は、スパイキング・ニューラルネットワーク(SNN)を専用回路アーキテクチャで実現したニューロモーフィックチップ(NC)システムに着目して、東北大学国際集積エレクトロニクス研究開発センター（CIES）の設計環境と評価分析環境を活用し、p-MTJに基づく不揮発NCのモデルの確立から実際の回路設計までの領域横断の手法を用いて研究を進め、将来のNCシステム応用を大幅に広げられる、高速・コンパクト・低消費電力のメモリタイプ不揮発NC回路アーキテクチャの確立を目的としております。
今年度は当初計画通りに、2値シナプスと8値シナプスのSTT-MRAMに基づく回路モデルを提案し、加えて、電圧モード/電流モードニューロンの2種類のFloating-Gateトランジスタに基づく回路モデルを提案しました。CIESの実測評価データから生成した精密MTJデバイス特性をベースに、CIES設計プラットフォームを活用しSPICE回路シミュレーション検証によって動作確認が取れました。SNN処理の精度、速度と消費電力を比較する結果、多値シナプス及び電圧モードニューロンから構成されるNCは高速と低消費電力性能が両立できると判明し、新しい「ニューロン回路」と「シナプス駆動方式」の内容で特許を2件出願しております。その上に、CIES先行のSTT-MRAMベース画像連想メモリチップの測定評価結果をもとに、１T-1MTJ構成の記憶素子より、差動対型の2T-2MTJ素子の方が本研究のNCアーキテクチャに適していると判明しました。この結果をベースに、国際学会(SSDM2019)論文と学術論文(JJAP)を1件ずつ発表しました。
次年度から上記シナプスとニューロンの動作確認の結果に基づいて、ニューロン単体回路をユニットとしたSNNを構築してメモリタイプ不揮発NC回路アーキテクチャの提案検証へ進める予定です。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
今年度は当初計画通りに、1個のメモリ素子を用いたシナプス（2値シナプス）と8個のメモリ素子を用いたシナプス（多値シナプス）の2種類に対して、それぞれSTT-MRAMに基づいて回路モデルを提案し動作確認を取れました。上記2種シナプスに加えて、Integrate and Fire （IF）電圧モードニューロンとLeaky Integrate and Fire（LIF）電流モードニューロンの2種類において、それぞれFloating-Gateトランジスタに基づく回路モデルを提案し動作確認を取れました。上述のシナプスとニューロンの回路モデル動作確認は、CIESの実測評価データから生成した精密MTJデバイス特性をベースに、CIES設計プラットフォームを活用したSPICE回路シミュレーション検証であり、SNN処理の精度、速度と消費電力を比較する結果、多値シナプス及びIF電圧モードニューロンから構成されるNCは一番高速と低消費電力性能が両立できると分かりました。上述成果を元に、新しい「ニューロン回路」と「シナプス駆動方式」を内容とする特許を計２件出願しております。その上に、本研究のキー・コンセプトとする「SNNスパイク信号で自動電源制御し、90%以上の割合を占めるスパイクのロー状態の期間中では、動的/静的消費電力ともにゼロに抑制」を実現するためには、スパイクの速度と同レベルの高速Power-Gatingが必要となり、CIESの先行STT-MRAMベース画像連想メモリチップの測定評価結果をもとに、１T-1MTJ構成の記憶素子より、差動対型の2T-2MTJ記憶素子の方が本研究のNCアーキテクチャに適していると判明しました。この結果をベースに、国際学会(SSDM2019)論文と学術論文(JJAP)を1件ずつ発表しました。
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| Strategy for Future Research Activity |
次年度から上記シナプスとニューロンの動作確認の結果に基づいて、ニューロン単体回路をユニットとしたSNNを構築してメモリタイプ不揮発NC回路アーキテクチャの提案検証へ進めます。既に、CIESの設計ソフトウェア群を利用して設計ツールの準備を整えました。2値/多値シナプスと電流モード/電圧モードニューロンの組み合わせた4種のアーキテクチャアのそれぞれにおいて、１M個シナプスと１K個ニューロンから構成される大規模不揮発NC回路コアを実際に設計しSPICEによる性能評価と比較を行う予定です。初年度では、既に、上記4種の提案アーキテクチャの中では、多値シナプス及び電圧モードニューロンの構成は一番高速パワーゲーティング動作に適していて、不揮発NC回路の速度向上と消費電力削減が可能だと判明しておりますが、実際の画像認識向けの大規模不揮発NC回路の設計は4種アーキテクチャ共に行い、4種アーキテクチャの間だけではなく、他の最新研究のNCシステムに対する性能優位性も含めて定量的に評価し比較したいと考えております。コロナウイルスの影響により、初年度末での設計ワークステーション購入の予定はだいぶ遅れており、大規模不揮発NC回路の設計を加速して当初計画通りに進めるためには、次年度の初めから優先的に設計ワークステーションの購入を進めたいと思います。
最終年度では、次年度の結果を踏まえて、Monte Calro SPICEシミュレーションにより、pMTJ特性バラツキに伴うシナプスとニューロン単体回路の動作変動を解析し、SNNを構成す る提案NC回路動作の電源電圧依存性と温度依存性について解析を行う予定です。加えて、自動監 視システムのための画像認識等のIoT応用におけるデモシステムのFPGA実装も並行的に検討したいと考えております。
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| Causes of Carryover |
初年度の要素技術開発を完了し、それを踏まえて、次年度では１M個シナプスと１K個ニューロン構成の大規模不揮発NC回路の設計と回路シミュレーション検証を予定です。スムーズに設計と検証を進めるために、当初の計画としては初年度末において、「設計検証のためのワークステーション」と「汎用プロセッサとの性能比較のための用GPU搭載計算機」の購入を進める予定でした。しかし、残念ながら、その時期にコロナウイルスの影響を受けて、その感染拡大防止のために大学もテレワーク対応になりまして、該当メーカと業者も業務が停滞となり、やり取りが困難になりまして、購入の予定はだいぶ遅延を発生しております。大規模不揮発NC回路の設計を加速して当初計画通りに進めるためには、次年度の初めから優先的に設計ワークステーションの購入を進めたいので、次年度使用額として使用させて頂きたくお願いを申し上げます。
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