2019 Fiscal Year Research-status Report
4T LT poly-Si TFT with NC technology on glass substrate for low-cost IoT devices
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19K04534
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| Research Institution | Tohoku Gakuin University |
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Principal Investigator |
原 明人 東北学院大学, 工学部, 教授 (20417398)
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| Co-Investigator(Kenkyū-buntansha) |
鈴木 仁志 東北学院大学, 工学部, 准教授 (70351319)
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| Project Period (FY) |
2019-04-01 – 2022-03-31
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| Keywords | 負性容量 / 4端子 / 薄膜トランジスタ / 多結晶シリコン |
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| Outline of Annual Research Achievements |
低温(LT)多結晶シリコン(poly-Si)薄膜トランジスタ(TFT)は高い移動度を有するn-chとp-ch TFTの両方を実現可能であることから、ガラス基板上でのCMOS回路の実現のための有力なデバイスである。しかし、ガラス基板の熱的なプロセスでの変形と表面平坦性の悪さにより、スケーリングに基づいたTFTの高性能化には限界がある。我々はスケーリングに依存しないTFTの高性能化に対する技術としてマルチゲート構造に注目し、自己整合4端子poly-Si TFT (4T poly-Si TFT)をガラス基板上に作製し、その性能を報告している。
ガラス基板上の4T poly-Si TFTの更なる高性能化のため、high-kゲート絶縁膜を導入し、加えて、負性容量(Negative Capacitance: NC)技術を融合し、高い移動度(>300 cm2/Vs)・ 精密Vth制御・小さいs値(<100 mV/dec)の全てを満足させることを目的としている。
トップのゲート絶縁膜としてPECVDによりSiO2を10 nm堆積後、反応性スパッタでHfO2を成膜する。厚さ10 nmのSiO2はpoly-Siへのスパッタダメージの低減のために成膜している。ボトムのゲート絶縁膜はSiO2からなり、厚さは150 nmである。
n-ch TFTのTG駆動（BGは制御ゲート）の場合、Vth は0(V)に近い値に改善され、さらに制御電圧によるVth変化が確認された。また、s値もpoly-Si TFTとしては小さな値である170 mV/dec程度に制御されている。また、p-chのVthは-1.7V付近であり、多少負の側にあるが、ｓ値は150 mV/decと良好な値が得られた。
Hf0.6Zr0.4Oxターゲットを利用してスパッタリング薄膜を形成し、600℃あるいは700℃のRTAを行って薄膜強誘電体の形成を試みているが強誘電性が見られない。薄膜をXPS分析を行うとZr濃度が0.25程度であった。今後、Zr濃度の高いターゲットを利用し強誘電体薄膜の形成を進める。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
High-kの導入により4T poly-Si TFTの高性能化は実現できた。しかし、Hf0.6Zr0.4O2ターゲットを利用してスパッタリング薄膜を形成し、600℃あるいは700℃のRTAを行ったが、強誘電性の出現が観測されない。成膜した薄膜をXPS分析を行うとZr濃度が0.25程度であった。Zr濃度の高いターゲットを利用し、強誘電体薄膜の形成を進める。
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| Strategy for Future Research Activity |
Zr濃度が高い新しいターゲットを用いて強誘電体薄膜の形成を進めるとともに。本年度開発したhigh-k 4T poly-Si TFTと融合することにより、負性容量4T poly-Si TFTを実現する。
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| Causes of Carryover |
次年度使用額は17590円である。2・3月に十分な研究ができなかったことによる。次年度使用金額は化学薬品やボンベなどの消耗品として使用する。
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