2021 Fiscal Year Research-status Report
Research on Test Methods for Power Distribution on Three-Dimensional Integrated Circuits
| Project/Area Number |
19K11883
|
|---|
| Research Institution | Teikyo Heisei University |
|---|
Principal Investigator |
蜂屋 孝太郎 帝京平成大学, 現代ライフ学部, 准教授 (40540381)
|
|---|
| Project Period (FY) |
2019-04-01 – 2023-03-31
|
| Keywords | 3次元集積回路（3D-IC） / シリコン貫通ビア（TSV) / オープン故障 / 構造テスト / 診断性能 / 最適化問題 |
|---|
| Outline of Annual Research Achievements |
2つの半導体チップを積層する3次元集積回路(3D-IC)において、各チップの電源分配網の間を接続するシリコン貫通ビア(TSV)のオープン故障をテストする手法を初年度に開発したが、最適な測定箇所の探索手法に課題があることを国際学会で発表した際に指摘されていた。これまでの発表では、製造ばらつきをキャンセルする手法（ばらつきキャンセル法）を適用しない場合は、しらみつぶし法（すべての組み合わせを総当りで探索）を適用していたため計算効率が悪かった。ばらつきキャンセル法を適用する場合では、特定の3D-ICから経験的に得られたルールを適用して探索を回避したが、最適解が得られる保証がないという問題があった。
本年度はまず、測定箇所の探索を最適化問題として見た場合により簡単な問題となる、ばらつきキャンセル法を適用しない場合について、最適化アルゴリズム（最適測定箇所の探索方式）の研究を行った。探索手法として一般的に知られる「山登り法(Hill-Climbing)」と、テスト対象TSVの近傍をすべて探索する「近傍しらみつぶし法」を、測定箇所探索プログラムとして実装し、従来の「しらみつぶし法」と比較した。山登り法については、しらみつぶし法より約11倍高速であった。しかし、しらみつぶし法の解（＝真の最適解）とは異なる解が得られ、解の差による診断性能の低下は最大0.5%であった。近傍しらみつぶし法では、しらみつぶし法より約10倍高速であり、かつ真の最適解が得られた。近傍しらみつぶし法は我々の独自手法でもあるためこれを提案する方向で、今後も他の最適化アルゴリズムとの比較を実施していく。
|
| Current Status of Research Progress |
Current Status of Research Progress
4: Progress in research has been delayed.
Reason
本年度は当初計画では「機能テストと構造テストのコリレーションに関する研究」に着手する予定であったが、上記「研究の概要」で示したようにこれまでの研究発表で指摘された課題の解決に注力したため、着手できなかった。
|
| Strategy for Future Research Activity |
当初計画では、次年度は「多電源系のテストに関する研究」を実施する予定であったが１年延期し、今年度実施予定であった「機能テストと構造テストのコリレーションに関する研究」を次年度に実施する。
|
| Causes of Carryover |
学術論文誌への投稿を計画どおりに実施できなかったため、予定していた出版費用が未使用のままとなった。次年度も引き続き論文出版費用として使用する。
|
Research Products
(1 results)
