2022 Fiscal Year Research-status Report
Research on Test Methods for Power Distribution on Three-Dimensional Integrated Circuits
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19K11883
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| Research Institution | Teikyo Heisei University |
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Principal Investigator |
蜂屋 孝太郎 帝京平成大学, 人文社会学部, 准教授 (40540381)
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| Project Period (FY) |
2019-04-01 – 2024-03-31
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| Keywords | 3次元集積回路（3D-IC） / シリコン貫通ビア（TSV) / オープン故障 / 構造テスト / 診断性能 / 最適化問題 |
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| Outline of Annual Research Achievements |
2つの半導体チップを積層する3次元集積回路(3D-IC)に電源を供給する電源TSV（シリコン貫通ビア）のテストにおいて、抵抗測定を行う箇所を探索するアルゴリズムについての研究を実施した。昨年度考案した「山登り法(Hill-Climbing)」と「近傍しらみつぶし法(Exhaustive Neighborhood Search)」について、より広範な追加実験を行いアルゴリズムの堅牢性を確認した。これらのアルゴリズムと実験結果について国内学会1件、および国際学会1件の発表を行った。
これらのアルゴリズムのさらなる高速化を行うため、測定箇所周辺のTSV配置パターンと、2点の測定箇所の間の距離が同じ場合には診断性能が同一であるとみなして回路シミュレーションの実行を省略して高速化する手法を考案した。実験結果では、従来手法である「しらみつぶし法」に本手法を適用するとシミュレーション回数を約30%削減できることが分かった。また、山登り法と近傍しらみつぶし法に適用すると約60%削減できることが分かった。本手法を組み合わせない従来手法と比べると、山登り法では28.1倍、近傍しらみつぶし法では24.6倍の高速化を得ることができた。本手法について国際学会1件の発表を行った。
以上の高速化手法は全て、テストのための抵抗測定において製造ばらつきをキャンセルする手法（ばらつきキャンセル法）を適用しない場合についての測定箇所探索アルゴリズムである。ばらつきキャンセル法を適用した場合には、1つのTSVをテストするために異なる2箇所の抵抗測定を行う必要がある。2度目の測定では、1度目に測定した抵抗の製造ばらつきと同じようにばらつく測定箇所を探す必要がある。このような抵抗ばらつきの相関関係を機械学習により事前に学習しておくことにより、２度目の測定箇所の候補を絞って探索する手法を考案した。
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| Current Status of Research Progress |
Current Status of Research Progress
4: Progress in research has been delayed.
Reason
当初計画では、「機能テストと構造テストのコリレーションに関する研究」および「多電源系のテストに関する研究」実施予定であったが、これらについては未着手であったため。
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| Strategy for Future Research Activity |
今年度考案した、ばらつきキャンセル法にも対応した測定箇所探索アルゴリズムの実装と実験を行い学会発表を行う。
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| Causes of Carryover |
新型コロナの感染状況を考慮し、参加予定であった海外開催の学会への出張をオンライン参加に変更したり、類似の国内で開催される学会への参加に変更したりしたため。また学術論文誌への投稿を計画どおりに実施できなかったため、予定していた出版費用が未使用のままとなった。
次年度は、海外開催の学会２件と国内開催の学会1件、および論文誌投稿1から2件を予定しており、これらの経費として使用する計画である。
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