2021 Fiscal Year Annual Research Report
メモリサイズ削減を目指した融合型ニューラルネットワークアクセラレータの開発
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19K11885
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| Research Institution | Tokyo City University |
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Principal Investigator |
瀬戸 謙修 東京都市大学, 理工学部, 講師 (10420241)
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| Project Period (FY) |
2019-04-01 – 2022-03-31
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| Keywords | ニューラルネットワーク / アクセラレータ / オンチップメモリ削減 / 高位合成 |
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| Outline of Annual Research Achievements |
今年度は、融合型ニューラルネットワークアクセラレータ最適化のための技術開発を進めた。多重ループを一重ループに変換することでループパイプライン化後のサイクル数短縮を行うループ平坦化について機能拡張を行い、ループ最適化に有効なモンテカルロ木探索を用いた最適化技術を開発し、スカラリプレイス手法を従来適用できなかった場合へ拡張した。また、各レイヤに対してループ交換を適用する際、データパス構成が大きく変化することを明らかにした。具体的には、複数の加算器が木構造で接続された場合と、そのような加算器を含まず積和演算器が並列動作する場合の二つに変化し、両者で実行サイクル数が異なる。融合型ニューラルネットワークアクセラレータにおいて、パイプライン動作する複数レイヤ間のFIFOサイズが小さいとストールが発生するため、十分なサイズに設定してループ最適化を行った。アクセラレータの総実行サイクル数を短縮するには、各レイヤの計算量に応じて、演算器の量を割り当てる方法があることが判明した。また、レイヤのテンプレートCコードに対して、高位合成後のハードウェア実行サイクル数を見積もるには、付加するディレクティブを詳細に指定する必要がある。またその上で、高位合成後に出力されるRTLのサイクル数を細かく解析するには高位合成ツール自体にスケジューリングなどの内部情報を出力させる必要がある。さらに、融合型ニューラルネットワークアクセラレータは、複数のプロセスが通信しながら並列動作するため、解析式による実行サイクル数の見積もりは難しく、正確な実行サイクル数を高速に得るには、サイクル数を短時間で取得可能なCモデルを高位合成ツールから出力し、実行することが有効であることが判明した。提案するアーキテクチャにおいて重みの削減が必要な場合、ハードウェアの修正が軽微なチャネルレベルプルーニングにより対応可能となることが判明した。
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