2022 Fiscal Year Research-status Report
Development of Machine learning IPS processor with ASIC-FPGA Co-design and Wave Pipelining
| Project/Area Number |
19K11969
|
|---|
| Research Institution | Hokusei Gakuen University |
|---|
Principal Investigator |
佐藤 友暁 北星学園大学, 経済学部, 教授 (00336992)
|
|---|
| Project Period (FY) |
2019-04-01 – 2024-03-31
|
| Keywords | IPS / FPGA / 機械学習 / CAD |
|---|
| Outline of Annual Research Achievements |
新型コロナウイルス感染症が流行したことによって、在宅勤務やワーケーションといった勤務形態が増加してきています。企業等の組織内のネットワークや環境と異なり、セキュリティ上の問題が増加しています。組織内のネットワークにおいては、Intrusion Pretension System (IPS)等を設置した不正アクセスの監視や組織が管理するPersonal Computer (PC)を使用することでセキュリティの問題を減少させることができます。
しかし、在宅勤務やワーケーション等で使用されるネットワークは組織内のネットワークのようにIPSで監視は行われていなく、適切なネットワークの設定が行われていない場合も多くこのことで外部からの攻撃を受けるリスクが高まります。このことは情報漏洩リスクが高まることも意味しています。加えて、在的勤務やワーケーション等で使用される機器は、個人所有の機器が使用されることも多く、適切な管理が行われていない場合も多く見受けられます。
本年度は、Field Programmable Gate Array (FPGA)アーキテクチャに関する研究とこのFPGAを効率よく開発するために不可欠なCADの開発を進めました。具体的には以下の通りです。
(1)一昨年はブロック間を接続する配線数を中心に検証をおこない、その結果ソースの使用率の観点で大幅な改善が見られないことが明らかになりました。今年度においては、その原因の検証を行いました。またLook Up Table (LUT)の構成を検討する方が有効であることを明らかにしました。
(2)我々が開発を行ってきたFPGA上の回路のためのCADが実現されていませんでした。そこで、CADの開発に着手しました。現在のところConnection Block (CB)の部分をPythonで開発を行い、この成果は公表済みです。
|
| Current Status of Research Progress |
Current Status of Research Progress
4: Progress in research has been delayed.
Reason
新型コロナウイルス感染症によって出張が制限されたことの影響が響いた。一方でCADの開発が進み、効率的なFPGA上の開発が可能になってきた。
|
| Strategy for Future Research Activity |
今後は、現在開発中のCADを回路全体で適用できるようにし、このことでFPGA上の回路開発を容易にし、高速・低消費電力動作機械学習IPSを実現していく。
|
| Causes of Carryover |
特に新型コロナ感染症の影響で出張が制限されてきたため。今後は成果発表及び打ち合わせの旅費に使用する計画である。
|
