2020 Fiscal Year Research-status Report
High Speed FPGA Simulator for Large Scale Quantum Annealing Simulations
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19K11998
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| Research Institution | Tohoku University |
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Principal Investigator |
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| Project Period (FY) |
2019-04-01 – 2023-03-31
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| Keywords | 量子アニーリングシミュレーション / FPGA / カスタムアクセラレータ / 組合せ最適化問題 |
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| Outline of Annual Research Achievements |
近年，量子アニーリングシミュレーションが最適解を見つける手法として注目されている．しかしながら，高速化や大規模化に関する課題が大きい．
今年度では大規模化に着目し，(1) シミュレーション可能なスピン数の向上(2) トロッタ数の向上に重点を置いて研究を行なった．
(1). シミュレーション可能なスピン数の向上: スピン数が増えるとともにスピン間の結合係数の容量が急速に増えることが，今まではスピン数を向上できない大きな課題となっていた．この課題を解決するためスピン間の結合係数をFPGA内にオンデマンドで生成する回路構成を提案した．この方法では，結合係数を保存するために使っていた大きなメモリ容量が不要になり，スピン数を大きく増やすことが可能になった．提案手法をFPGA上に実装し，２０万スピン以上の”分割問題”のシミュレーションに成功した．
(2). シミュレーション可能なトロッタ数の向上: 全結合量子アニーリングシミュレーションにおいてはスピン間の依存関係が非常に強く，GPUのような単純なSIMD（single instrauction multiple data）型アーキテクチャで性能を出すのは大きな課題となっていた．本研究では，複数トロッタの並列実行をGPUの複数カーネルの同時実行に置き換えることにより，GPUでもトロッタ並列計算に成功した．今まで通りの空間並列（SIMD計算）とトロッタ間の時間並列計算を組み合わせることで，FPGAに近い高並列処理が可能になった．さらに，高性能なGPUを用いると512程度の今まで対象とされていない大きなトロッタ数を並列に実行できることが明らかになり，高トロッタシミュレーションに成功した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
従来のCPUで量子アニーリングシミュレーションを行うことも可能であるが，高速化が難しく膨大な処理時間がかかる. 本研究では，大規模組合せ最適化問題のための，(1)量子アニーリングシミュレーションアルゴリズムの高並列な実装方法(2)高並列処理のためのハード ウェアアーキテクチャの提案とその実装，(3)大規模問題のため，スケーラビリティの高い計算機システムの提案という3つを重点において研究を行なっている. その中で今年度では，量子アニーリングシミュレーションの大規模化について研究を行なっていた.
1. シミュレーション可能なスピン数の向上に関しては結合係数をFPGA内にオンデマンドで生成する回路構成を提案した．提案手法をFPGA上に実装し，２０万スピン以上の”分割問題”のシミュレーションに成功した．今後は複数のFPGAを用いいることによりさらにスピン数を向上できると思われる．
2. シミュレーション可能なトロッタ数の向上に関しては，複数トロッタの並列実行をGPUの複数カーネルの同時実行に置き換えることにより，GPUでも時間計算に成功した．今まで通りの空間並列（SIMD計算）とトロッタ間の時間並列計算を組み合わせることで，FPGAに近い高並列処理が可能になった．さらに，高性能なGPUを用いると512程度のトロッタを並列に実行できることが明らかになり，高トロッタシミュレーションに成功した．
この研究成果において，さらに大規模化に必要な基本技術が整っており，それらを各類の最適化問題に応用できる準備ができている．
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| Strategy for Future Research Activity |
2年度目では，”分割問題”の大規模シミュレーションに成功したが，最適化問題が変わると結合係数生成回路の構成がどのように決定するのかが明らかになっていない．3年度目からは，処理に応じて最適アーキテクチャ設計できるプラットフォームを開発する．組合せ最適化問題を与えられた時のそれの結合係数生成回路が含むアーキテクチャ全体を自動的に設計できるような最適アーキテクチャ設計論を提案する. さらに，複数FPGAを用いてスピン数をさらに向上する方法を研究する．
複数GPUを用いることによりGPUでも大規模シミュレーションをできる環境を提案する．FPGAとGPUを組み合わせたヘテロジニアス処理の可能性も研究する．
最終年度では，D-waveにおける大規模組み合わせ最適化問題の処理時間を定量的に評価し本研究と比較する.大規模問題に関しては，申請者の D-waveの利用経験から大幅な速度低下を確認できている.FPGAではD-waveに匹敵するスピードを実現可能だと思われ，定量的な評価により明ら かにする.そのために必要な量子コンピュータ使用量は予算に計上している. 本研究の成果は国内研究会，国際会議および学術論文により発表する予定であり，その旅費，学会参加登録費，論文別刷り代などは予算に計上 している.
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Research Products
(1 results)
