2021 Fiscal Year Research-status Report
High Speed FPGA Simulator for Large Scale Quantum Annealing Simulations
| Project/Area Number |
19K11998
|
|---|
| Research Institution | Tohoku University |
|---|
Principal Investigator |
|
|---|
| Project Period (FY) |
2019-04-01 – 2023-03-31
|
| Keywords | 量子アニーリングシミュレーション / FPGA / カスタムアクセラレータ / 組合せ最適化問題 |
|---|
| Outline of Annual Research Achievements |
近年，量子アニーリングシミュレーションが最適解を見つける手法として注目されている．しかしながら，高速化や大規模化に関する課題が大きい．本研プロジェクトでは，(1) シミュレーションの大規模化と(2) シミュレーションスピードの向上に重点を置いて研究を行なった.
(1). シミュレーションの大規模化: スピン数が増えるとともにスピン間の結合係数の容量が急速に増えることが，今まではスピン数を向上できない大きな課題となっていた．この課題を解決するため結合係数を保存せずに，オンデマンドで生成するアーキテクチャを提案した．提案手法をFPGA上に実装し，20万スピン以上の”分割問題”のシミュレーションに成功した．また，マルチコアCPUを用いた高速シミュレーション方法を提案した．CPUの大容量のメモリを使うことにより大きいイジングモデルのシミュレーションが可能になった．１６コアCPUを使い，２０万スピンの完全結合イジングモデルシミュレーションに成功し，CPUコア数に比例したスピードアップを達成できた．
(2). シミュレーションスピードの向上: 実用的問題には完全結合モデルが効率良い場合も，スパース結合モデルが効率良い場合もある．しかしながら，スパースモデルの形は問題特有なものであり，一般化できない．本研究では，与えられた問題に最も適したスパースモデル用アクセラレータの自動合成に向けて研究を進める．そこで，計算量を大幅に削減可能なスパース結合イジングモデル用の高効率アクセラレータアーキテクチャを提案し，そのプロトタイプをFPGAで作成した．８０スピン，５トロッタの場合は正しく動作することを確認でき，さらに大規模化のための研究を行なっている．
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
従来のCPUで量子アニーリングシミュレーションを行うことも可能であるが，高速化が難しく膨大な処理時間がかかる. 本研究では，大規模組合せ最適化問題の ための，(1)量子アニーリングシミュレーションの高並列処理のためのハードウェアアーキテクチャの提案とその実装，(２)大規模問題のため，スケーラビリティの高い計算機システムの提案という２つを重点において研究を行なっている. その中で今年度では，量子アニーリングシミュレーションの大規模化について研究を行なっていた．
１．２０万スピンの大規模シミュレーションをFPGAとCPUを用いて行い，高速動作に成功している．それらの技術を組み合わせることによりさらに大規模なシミュレーションが可能になると思われる．
2. 最適化問題により，完全結合モデルが適する場合も，スパース結合イジングモデルが適する場合もあることは確認できた．今年度前半までは完全結合モデルに関する研究を行なっていたが，後半からは，スパース結合モデルに関しても研究を始めた．スパース結合モデルの場合は，最適化問題特有のアーキテクチャの再構成が重要になる．本研究ではこの課題に取り込み，最適アーキテクチャの自動設計を目的とした. 現在は，８０スピン程度の最適化問題に対するアーキテクチャの自動合成が可能になり，その大規模化においての準備が整っている．
|
| Strategy for Future Research Activity |
今までの研究では完全結合モデルとスパース結合モデル両方重要であることはわかっているが，どの問題に対してどのモデルを使えばいいのかがわかっていない. 最終年度では，最適化問題が与えられた時，どのようなモデルが有効なのかを判断し，そのモデル用の最適アーキテクチャを自動的に設計する設計環境の構築を目指している．特に，スパース結合モデルに関しては今のところ８０スピン程度のプロトタイプでの動作確認とおなっており，大きいモデルを実装していない．これからはスパース結合モデルの大規模化に重点を置いて研究を進める．
また，今まではFPGAの他にGPUやCPUを使った高速アクセラレータを提案した．これらの異種デバイスを統合することによりさらに大規模化，高速化できる可能性については研究を進める．
D-waveにおける大規模組み合わせ最適化問題の処理時間を定量的に評価し本研究と比較する．大規模問題に関しては，申請者の D-waveの利用経験から大幅な速度低下を確認できている．FPGAではD-waveに匹敵するスピードを実現可能だと思われ，定量的な評価により明らかにする．そのために必要な量子コ ンピュータ使用量は予算に計上している. 本研究の成果は国内研究会，国際会議および学術論文により発表する予定であり，その旅費，学会参加登録費，論文別刷り代などは予算に計上 している.
|
Research Products
(3 results)
