2020 Fiscal Year Annual Research Report
Understanding Channel Conductance Mechanism of Hf-based Ferroelectric-gate FETs Toward the Artificial Neural Network Application
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19K15021
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| Research Institution | The University of Tokyo |
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Principal Investigator |
トープラサートポン カシディット 東京大学, 大学院工学系研究科(工学部), 助教 (00826472)
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| Project Period (FY) |
2019-04-01 – 2021-03-31
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| Keywords | 強誘電体FET / FeFET / デバイス物理 |
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| Outline of Annual Research Achievements |
本研究は強誘電体ゲート絶縁膜を用いた強誘電体トランジスタにおけるデバイス動作の物理機構を明らかにすることでAIハードウェアを構成する素子に向けた設計指針の確立と動作実証を目指している。強誘電体トランジスタは強誘電体ハフニアの発見以来盛んに研究されているものの、(i)強誘電体ハフニアと半導体チャネルであるシリコンの間の界面特性と(ii)微視的なデバイス動作が十分に理解されておらず、デバイスの厳密な設計が困難であった。
(i)強誘電体トランジスタの界面特性を調べるために、様々な条件で作製した強誘電体トランジスタに容量解析を適用した。ハフニアとシリコンの間の界面層の存在により、プロセス設計の際に強誘電特性と界面特性にトレードオフが存在することを示した。重要な工程である熱処理で温度を適正（400℃程度）にすることで、強誘電体の結晶化と低品質な界面層形成の抑制を同時に達成することができることを示し、重要なプロセス指針を確立した。
(ii)強誘電体トランジスタの動作を理解するために、強誘電体の自発分極がどのように半導体で電荷を誘起しているかを観察する手法である4端子分極特性法および準静的Split C-V測定法を昨年度に提案した。提案した評価法で強誘電体トランジスタを解析した結果、nチャネルとpチャネルの強誘電体トランジスタに大きさ動作の違いがあることを発見した。nチャネルの場合は界面に巨大なトラップ密度が存在するため分極が効率よく誘起でき、良好なメモリ特性が確認できた。それに対し、pチャネルの場合は界面に巨大なトラップ密度が確認されなかったため、メモリ特性が劣るが半導体（シリコン）側に電荷を効率よく誘起でき、高い電荷密度が確認できた。このように強誘電体トランジスタを設計する際に、目標の用途によりチャネルの種類およびトラップ密度が重要な要素であることが明らかになった。
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