2019 Fiscal Year Research-status Report
Ge-on-Insulator基板上のSteep SlopeトンネルFETの実現
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19K15028
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| Research Institution | Kyushu University |
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Principal Investigator |
山本 圭介 九州大学, 総合理工学研究院, 助教 (20706387)
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| Project Period (FY) |
2019-04-01 – 2021-03-31
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| Keywords | トンネルFET / Ge-on-Insulator / 移動度 |
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| Outline of Annual Research Achievements |
集積回路の超低消費電力化に向けて、新動作原理トランジスタの導入が必要とされている。代表者はその実現に向けて、「Geトンネル電界効果トランジスタ（FET）」に関する研究を行っている。課題初年度である令和元年度は「(1)Smart Cut法によるGe-on-Insulator（GOI）基板の作製と評価」「(2)Ge上ゲートスタックの低温形成」に取り組んだ。
(1)に関して、Geを集積回路に応用するためには、薄膜Ge結晶が絶縁膜を介して支持基板上に形成されたGOI基板が必須である。代表者は、基板貼り合わせと水素イオン(H)注入・破断を組み合わせたSmart-Cut法でGOI基板の作製に取り組んでいるが、H注入に起因する欠陥によって伝導型が制御できないという問題があった。この問題に対して、H注入後に低欠陥のエピタキシャルGe層を成長させて欠陥を回避する方法を着想した。この手法の導入により、伝導型制御（n形の実現）に成功し、500℃までの熱処理で安定した電気特性（電子密度・電子移動度）を維持できることが分かった。
(2)に関して、トンネルFETでもゲートスタックはトランジスタのON/OFFを司る重要な部位であるが、Geデバイス応用の際には低温プロセスで形成する必要がある。代表者はこれまでに、Ge上に堆積した金属イットリウム(Y)を500℃の乾燥酸素雰囲気で酸化させることで、良好な界面特性を有するゲート絶縁膜の形成に成功している。本研究ではこの手法の低温化に取り組み、Si酸化膜の形成法として知られる加湿酸化法を応用した。MOS界面層として低温（300℃）加湿酸化Y酸化物を用いたGeゲートスタックは、高温（500℃）乾燥酸化のものに匹敵する電気特性を示した。XPSを用いた化学結合評価からも、Yの低温加湿酸化により高温乾燥酸化と同等品質の絶縁膜を形成できることが裏付けられた。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初予定としていたGOIの形成は、「研究実績の概要」欄にも記載した通り予定通りの順調な進捗を得ている。GOIはGeトンネルFETのみならず、従来型のMOS型トランジスタやGe受発光素子等への応用が期待できるため、Geの幅広い領域への実用化に向けた波及効果が期待できる。
同じく当初予定として計画していた「ソース/ドレイン領域の形成」は、十分な進捗が得られていない。これは令和元年10月～12月にかけて代表者が海外出張により不在であったことによる。この点は後述する施策によって遅れを取り戻したい。
一方で、ソース/ドレインと同様にトンネルFETの重要部位であるゲートスタックの低温形成において、金属膜堆積とその加湿酸化を組み合わせる着想は新規性があり、またそれを実証した点、および化学結合状態評価を実施できた点はプラスであると考えている。
以上を総合して、全体的に本研究はおおむね順調に進展していると判断する。
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| Strategy for Future Research Activity |
「現在までの進捗状況」にも記載した通り、遅れのある「ソース/ドレイン領域の形成」の達成に向けて研究を加速する。不純物のイオン注入と金属堆積・熱処理による偏析を組み合わせてソース/ドレイン領域を形成する。固相反応と偏析の挙動は、材料学的観点からも重要な研究対象である。代表者研究室には令和元年度に反応性イオンエッチング（RIE）装置が導入されており、本装置も活用してこの課題を進める。課題推進のために、人員増強（大学院生・ポスドク）も行う。
上記と並行して、トンネルFET試作用のフォトマスク設計を行う。マスク完成後は速やかにデバイス試作に移り、試作デバイスの評価結果をプロセスにフィードバックして改善を行う。上述したRIEのデバイスプロセスへの導入も検討している。最終的に、現行CMOSの約半分である駆動電圧0.5Vを目標とし、その為にON/OFF比5桁、サブスレッショルドスロープ<60mV/decを目指す。
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