2019 Fiscal Year Research-status Report
Development of highly-integrated on-chip optical processor
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19K15037
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| Research Institution | University of Hyogo |
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Principal Investigator |
佐藤 孝憲 兵庫県立大学, 工学研究科, 助教 (60835809)
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| Project Period (FY) |
2019-04-01 – 2022-03-31
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| Keywords | シリコンフォトニクス / 光集積回路 / 光導波路解析 / 光共振器 |
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| Outline of Annual Research Achievements |
本研究では、既存の電子デバイス性能の限界を突破し得る要素技術の1つとして「光演算プロセッサ」に着目し、光で演算を行う行列積演算回路と光全加算器の設計・開発に取り組んできた。
令和元年度は初期検討として、簡易な構造により素子を小型化できるシリコンリング共振器を用いた行列積演算回路を設計した。3×3ユニタリ行列積演算が可能であることを示し、数値解析結果より良好な特性が得られることを確認した。一般的なシリコンリング共振器では、1つのリングにバス導波路とアクセス導波路を接続するのに対して、2つのリングを結合させたシリコンリング共振器を用いることで、透過帯域をフラットにするだけではなく、多入力・多出力の光配線レイアウトの簡素化に成功している。また、直線導波路に対して熱や電圧を加えるタイプの位相シフタやマッハツェンダ干渉計を用いた従来のデバイスよりも、1/10から1/100程度まで小型化可能であることを明らかにした。一般に、回路構成に共振器を用いることにより、デバイスサイズと遅延のトレードオフが生じることが問題視されているが、Q値が800程度のゆるやかな共振ピークを持つリング共振器を2段に結合した場合、共振器通過時の遅延（出力が定常状態となるまでの時間）が5ps程度となり、実用上問題ないことを確認した。さらに、提案構造に用いられているシリコンリング共振器は、光全加算器の構成にも取り入れることが可能であり、現在その設計に取りかかっている。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
行列積演算回路の設計を終え、第1段階の設計デバイスはCMOSプロセスによる試作をおおむね完了している。したがって、当初の予定通り研究を遂行できている。
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| Strategy for Future Research Activity |
翌年度早々にチップの試作が完了し、測定実験に取りかかる予定である。これを次回のチップ試作にフィードバックし、熱光学効果を用いた4×4程度の行列積演算を行うシリコン光回路の実現を目指す。現在、2次元フォトニック結晶構造を用いた構造も検討しているが、予備実験では、数値解析によって得られたような優位な測定結果が得られていないため、今後は1次元フォトニック結晶構造の検討に切り替えて設計を進めていく。また、熱光学効果よりも高速に屈折率変調可能なキャリア効果も設計に取り入れていく。
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| Causes of Carryover |
予定よりも順調にシリコンチップ設計が進み、令和元年度のうちにCMOSプロセスによる光回路の試作を行おうと考えていたため、令和元年度12月に前倒し申請を行ったものの、年度内にチップを完成させられず、また、実験拠点の移動も重なったため、試作を急遽中止することとなり、未使用額が生じた。未使用額は当初の計画通り、CMOSプロセスによる光回路の試作代にあてられる。それ以外の当初計画していた助成金については、電磁界解析用のソフトウェアライセンスとワークステーション購入費、学会出張旅費、新たに設計した光回路の試作代にあてられる。
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