2022 Fiscal Year Annual Research Report
Development of highly reliable and low power IC chip for the body area network based on asynchronous circuit
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19K20238
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| Research Institution | Okayama University of Science |
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Principal Investigator |
近藤 真史 岡山理科大学, 工学部, 准教授 (90590133)
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| Project Period (FY) |
2019-04-01 – 2023-03-31
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| Keywords | 非同期式回路 / 直列演算器 / ビットシリアル |
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| Outline of Annual Research Achievements |
本研究課題では，ボディエリアネットワーク用集積回路(IC)の高性能化を目的として，(1)非同期式回路に基づいた低消費電力かつ小面積な演算回路の実現，(2)メタステーブル動作に基づく乱数生成器への応用を想定した非同期式アービタの実現に取り組んでいる．
研究期間全体を通じて実施した(1)については，単一の全加算器(FA)のみを用いて逐次的に演算を行う直列演算器を対象として，対となる2基のFAを用いて相補的に演算を行うことにより，2線式非同期式回路に基づいた低消費電力な直列乗算器を提案した．さらに，生体信号において下位ビットの演算結果の影響は軽微である点に着目し，下位ビットに係る演算を予め省略可能な手法を考案した．特にこの手法では，演算ビット数により定まる最大積から部分積を順に減算することにより，上位ビットから積を確定可能な演算形態である．
上述の直列演算器により低消費電力化と小面積化は達成できたものの演算性能は既存の並列演算器に劣るため，フィルタ回路等への応用に際しては複数の直列演算器を用いて，それらの演算結果を足し合わせる必要がある．これについては，桁上げ保存加算器の直列演算器化を前提として，各演算器の結果は下位ビットから順にそれぞれ出力される点に着目し，桁上げではなく和を単一のFAで逐次加算することで複数項の加算処理を実現している．
最終年度では，上述の直列桁上げ保存加算器において，不規則な加算形態故に直列化が施されていない演算部を整理することで木構造の規則的なFA配置に帰着し，これをハードウェア記述言語(HDL)により一般化することに成功した．さらに，(2)の乱数生成器への応用を想定して前年度に提案した非同期式アービタの性能を明らかにするため，確率時限ペトリネットを用いたモデル化とモンテカルロ法に基づいたシミュレータの開発を行い，その速度性能を明らかにした．
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