power scalable column sar adc with interference noise reduction circuit

2019 Fiscal Year Research-status Report

• Project/Area Number: 19K23524
• Research Institution: Ritsumeikan University
• Principal Investigator: 大倉 俊介 立命館大学, 理工学部, 准教授 (20808216)
• Project Period (FY): 2019-08-30 – 2021-03-31
• Keywords: 列並列A/D変換器 / イメージセンサ / 低消費電力

Outline of Annual Research Achievements

極低消費電力CMOSイメージセンサを実現するため、2019年度は、スケーラブルに消費電力を低減可能な、干渉ノイズ除去回路を備えた列並列逐次比較(SAR)型A/D変換器(ADC)の開発を行っている。イメージセンサの通常動作時は消費電力を削減してイベント検知のみを行い、イベントの発生に応じて電力を消費して高速で高解像度画像を取得することで、平均的な消費電力を抑える構成を検討している。一方で、ADCは、従来、干渉ノイズ耐性を高めるためにプリアンプを用いているため、プリアンプが消費するバイアス電流が課題となっている。これを解決するために、イベント検知時にはプリアンプをオフし、さらに、ADC動作に応じて発生する干渉ノイズを除去する回路を検討し、干渉ノイズの発生自体を抑制する。これにより、スケーラブルに消費電力を低減可能なイメージセンサ用列並列ADCの実現を図る。
・SAR型ADCを列並列に実装したデジタル出力CMOSイメージセンサを設計している。現在、回路シミュレーションを完了し、レイアウト作業を行っている。５月末が設計締め切りであり、製造完了後にADCによる画像への影響を評価する予定である。
・イベント検知時にバイアス電流をオフし消費電力を削減し、高解像度画像を取得する時にはバイアス電流をオンにしてノイズ低減と高速動作を実現する構成をシミュレーションにより確認した。また、列並列ADC特有の、ADC間の干渉ノイズを低減する回路構成もシミュレーションにより動作確認をおこなった。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

計画書では2019年度に列並列ADCの設計を完了して試作する予定であった。しかし、イメージセンサの試作環境を整えることができたため、列並列ADCだけでなく、画像出力可能なデジタル出力イメージセンサの試作に予定を変更した。このため、設計完了が３ヶ月遅れになっている。しかし、列並列ADCだけの試作では、ADCの特性による画像への影響を直接的に評価できないのに対して、列並列ADCを実装したイメージセンサの試作では、画像への影響を直接的に評価できるため、評価結果に対する考察が容易になる。したがって、研究課題全体としてはおおむね順調に進展している。

Strategy for Future Research Activity

列並列ADCを備えたデジタル出力イメージセンサの設計を完了し、チップ試作を行う。
その後、チップ評価のためのボードを作成し、ADC評価、およびADCの画像への影響評価を行う。
この結果得られる画像データおよびイメージセンサチップは、次の研究活動ステップにおいて、イベント検出時における消費電力と精度検出の検討に利用する。

Causes of Carryover

計画書では前年度に列並列ADCの設計を完了して試作する予定であった。しかし、イメージセンサの試作環境を整えることができたため、列並列ADCだけでなく、画像出力可能なデジタル出力イメージセンサの試作に予定を変更した。このため、設計完了が３ヶ月遅れになっており、チップの試作費用や測定に関わる評価ボード・実装・測定機器の購入費用が次年度での支払いとなった。また、列並列ADCだけの試作に対して、イメージセンサの試作ではチップサイズが大きくなるため、１回あたりの試作費用を増額し、試作回数を２回から１回に変更する。
2020年度は、イメージセンサチップの設計を完了する。その後、評価装置を準備し、試作チップを組立て、評価を行う。チップの試作と組立てに70万円、評価ボード作成に30万円、評価装置に50万円、学会発表のための旅費として20万円を計画している。