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2010 Fiscal Year Annual Research Report

結晶ひずみを利用したSiMOS反転層移動度決定機構の解明と高移動度化指針の確立

Research Project

Project/Area Number 20246055
Research InstitutionThe University of Tokyo

Principal Investigator

高木 信一  東京大学, 大学院・工学系研究科, 教授 (30372402)

KeywordsMOSFET / ひずみSi / 移動度 / 表面ラフネス / クーロン散乱 / 界面準位 / 酸化膜信頼性
Research Abstract

二軸引っ張りひずみをもつバルクSiMOSFETにおいて、表面ラフネス散乱の基礎となる界面ラフネス量の評価手法やとクーロン散乱の基礎となる界面生成電荷量に関して、ひずみ量を系統的に変化させ、その影響と物理的機構を調べた。結果として、以下のことが明らかとなった。
(1)二軸引張りひずみ下で作製されたMOS界面ラフネスの評価
・昨年度提案した、TEM分析によるMOS界面形状の定量的決定手法において、測定されるラフネス値とTEM試料膜厚との関係を調べ、TEM試料厚の増加とともに観測される見かけのラフネスの大きさが増大することを明らかにした。
・表面ラフネス散乱による移動度を決定する真のラフネス値とTEM測定から求められるラフネス値の対応関係を実験的に決定するとともに、シミュレーションにより、この関係が妥当であることを明らかにした。以上のことから、TEMにより求めたラフネス量に基づいて、移動度を定量的に決定する手法を確立した。
(2)クーロン散乱の評価
・クーロン散乱と表面ラスネス散乱の複合効果が存在するかどうかを調べるため、FNストレスによりクーロン散乱を発生させた後、表面ラフネス散乱移動度を評価した結果、クーロン散乱体の増大により、表面ラフネス散乱移動度も低下すること、また二軸引張りひずをもち表面が平坦なMOSFETでは、この影響が小さくなることが示された。
(3)クーロン散乱対となる界面準位生成量と界面準位の電気特性の評価
・ひずみSinMOSFETへのFN注入による界面準位生成を調べた結果、二軸引張りひずみ量の増大に伴い、界面準位生成量が低下することが見出された。一方、界面準位生成に重要と言われている基板ホール電流量のひずみ量依存性は小さいことから、ひずみSiMOSFETでの界面準位生成抑制現象は、ひずみ印加による表面ラスネスの低減が原因と結論づけられた。

  • Research Products

    (6 results)

All 2011 2010

All Journal Article (2 results) (of which Peer Reviewed: 2 results) Presentation (4 results)

  • [Journal Article] Experimental Determination of Shear Stress induced Electron Mobility Enhancements in Si and Biaxially Strained-Si Metal-Oxide-Semiconductor Field-Fffect Transistors2010

    • Author(s)
      O.Weber, M.Takenaka, S.Takagi
    • Journal Title

      Jpn.J.Appl.Rhys.

      Volume: 49 Pages: 74101

    • Peer Reviewed
  • [Journal Article] Novel Characterization Scheme of Si/SiO_2 Interface Roughness for Surface Roughness Scattering-limited Mobilities of Electrons and Holes in Unstrained-and Strained-Si MOSFETs2010

    • Author(s)
      Y.Zhao, H.Matsumoto, T.Sato, S.Koyama, M.Takenaka, S.Takani
    • Journal Title

      IEEE Trans.Electron Devices

      Volume: 57 Pages: 2057-2066

    • Peer Reviewed
  • [Presentation] Channel/Stress Engineering for Advanced CMOS Devices : Performance Booster2011

    • Author(s)
      S.Takagi
    • Organizer
      16th Asia and South Pacific Design Automation Conference(ASP-DAC 2011), (Tutorial 1)Advanced CMOS Device Technologies(1)
    • Place of Presentation
      Pacifico Yokohama, Kanagawa, Japan
    • Year and Date
      2011-01-25
  • [Presentation] Evidence of Correlation between Surtace Roughness and Intertace States Generationin Unstrained and Strained-Si MOSFETs2010

    • Author(s)
      Y.Zhao, M.Takenaka, S. Takagi
    • Organizer
      2010 Symposium on VLSI Technology
    • Place of Presentation
      Horwlulu, Hawaii, USA
    • Year and Date
      2010-06-17
  • [Presentation] Siプラットフォーム上の高移動度チャネルCMOS技術2010

    • Author(s)
      高木信一
    • Organizer
      第4回九州大学稲盛フロンティア研究講演会
    • Place of Presentation
      九州大学伊都キャンパ ス、福岡県
    • Year and Date
      2010-06-11
  • [Presentation] CMOSプラットフォーム上の高移動度チャネルMOSトランジスタ技術2010

    • Author(s)
      高木信一
    • Organizer
      TRC第7回半導体デバイス分析セミナー
    • Place of Presentation
      東京コンファレンスセンター品川、東京都
    • Year and Date
      2010-05-21

URL: 

Published: 2012-07-19  

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