2008 Fiscal Year Annual Research Report
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20300016
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| Research Institution | Nagoya University |
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Principal Investigator |
高木 直史 Nagoya University, 大学院・情報科学研究科, 教授 (10171422)
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| Co-Investigator(Kenkyū-buntansha) |
高木 一義 名古屋大学, 大学院・情報科学研究科, 准教授 (70273844)
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| Keywords | VLSIのテスト / 算術演算回路 / 乗算器 / 加算器 / テスト容易化設計 |
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| Research Abstract |
設計の正しさが保証されたテスト容易な演算回路を自動合成するシステム(IP(Intellectual Property)ライブラリ)の開発を目指し、今年度は以下の研究を行った。
1. テスト容易な加算器の構成法
計算速度や面積等の要求に合わせてさまざまな構成が可能な並列プレフィクス加算器について、テスト容易化手法のアイデアを得た。加算器内での信号の符号化を工夫し、基本セルでの計算を全射関数とすることにより、テストを容易にする。
2. 4-2加算木を用いたテスト容易な乗算器の構成法
以前から研究を行っていた、演算数のビット長に係わらず定数個のパターンでテスト可能な4-2加算木を用いた乗算器の構成法を確立した。交互反転パターンの利用により、部分積生成部と部分積加算部が14個のパターンでテストできる。
3. 種々の部分積加算構造をもつテスト容易な乗算器の構成法
2.の手法を発展させ、部分積生成部と部分積加算部が14個のパターンでテストできる、部分積加算部の種々の構成法を開発した。これにより、計算速度等の要求に合わせて、テスト容易な乗算器を構成できる。
4. 任意の構造をもつ乗算器のテストに関する性質の解明
桁上げ保存加算器からなる部分積加算部が、どのような構成であっても部分積加算部の加算器の段数に比例する個数のパターンでテスト可能であることを明らかにした。
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