2010 Fiscal Year Annual Research Report
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20300016
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| Research Institution | Nagoya University |
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Principal Investigator |
高木 直史 京都大学, 大学院・情報学研究科, 教授 (10171422)
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| Co-Investigator(Kenkyū-buntansha) |
高木 一義 名古屋大学, 大学院・情報科学研究科, 准教授 (70273844)
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| Keywords | VLSIのテスト / 算術演算回路 / 乗算器 / 加算器 / テスト容易化設計 |
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| Research Abstract |
テスト容易な演算回路を自動合成するシステム(IP(Intellectual Property)ライブラリ)の開発を目指して研究を行い、以下の成果を得た。
1.テスト容易な加算器の自動合成ツールの開発
前年度までに開発したテスト容易な並列プレフィクス加算器の構成法を基に、演算数のビット数を与えれば、テスト容易な並列プレフィクス加算器を自動合成するとともにテストパターン集合を自動生成するツールのプロトタイプを作成した。テストパターン数は、加算器の段数に比例する。
2.テスト容易な乗算器の自動合成ツールの開発
前年度までに開発したCテスト可能(演算数のビット数に依らない一定数のパターンでテスト可能)な部分積生成部と部分積加算部の構成法を基に、演算数のビット数を与えれば、Cテスト可能な4-2加算木を用いた乗算器(最終加算器を除く)を自動合成するとともにテストパターン集合を自動生成するツールのプロトタイプを作成した。最終加算器(部分積加算部から出力される二つの2進数を加え合わせる桁上げ伝搬加算器)には、1.のテスト容易な並列プレフィクス加算器を用い、最終加算器は部分積生成部および部分積加算部とは別個にテストする。
3.テスト容易な加算器の構成法の開発
Cテスト可能な桁上げ選択加算器の構成法を開発した。また、前年度までに開発したテスト容易な並列プレフィクス加算器の構成法を改良し、よりテストパターン数の少ない構成法を開発した。これらを用い、遅延制約下におけるテスト容易な並列加算器の設計手法を提案した。
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