2008 Fiscal Year Annual Research Report
ネットワークオンチップにおけるテスト容易性と安全性に関する基礎研究
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20300018
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| Research Institution | Nara Institute of Science and Technology |
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Principal Investigator |
藤原 秀雄 Nara Institute of Science and Technology, 情報科学研究科, 教授 (70029346)
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| Co-Investigator(Kenkyū-buntansha) |
井上 美智子 奈良先端科学技術大学院大学, 情報科学研究科, 准教授 (30273840)
大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助教 (20314528)
米田 友和 奈良先端科学技術大学院大学, 情報科学研究科, 助教 (20359871)
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| Keywords | システムオンチップ / ディペンダブルコンピューティング / VLSIのテスト / 高信頼性ネットワーク / 設計自動化 |
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| Research Abstract |
平成20年度の研究成果を以下に示す。
(1)NoCのコアに対するRTL非スキャンテスト容易化設計法
レジスタ転送レベル回路のテスト容易性として部分強可検査性を導入し、そのテスト容易化設計法、テスト生成法を提案した。ベンチマーク回路および実設計回路(RISC,MPEG)による実験では、従来法に比べ面積オーバーヘッド、テスト系列長ともに大幅に改善されている。
(2)NoCのコアベーステスト手法
NoCのテストに関する種々の問題を解決するために、機能インターコネクトをテストアクセス機構として再利用するためのラッパー設計法およびテストスケジューリング法を提案した。提案法は、新たにテストアクセス機構を付加する必要がなく面積・配線オーバーヘッドが大幅に削減可能である。さらに、ベンチマーク回路による実験では,従来法に比べ,同等もしくは短いテスト時間を達成できることを示した。
(3)電力、温度を考慮したNoCのテスト手法
マルチクロック・ドメイン・コアに対する消費電力制約を考慮したラッパー設計法、温度制約を考慮したNoCのテストスケジューリング法を提案した。ベンチマークでの実験では、従来法より短いテスト実行時間を達成し,提案法の有効性を示した。
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