2009 Fiscal Year Annual Research Report
TLM検証を高速化するモデルの抽象化技術とテストパタン生成技術の研究
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20300020
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| Research Institution | Kyushu University |
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Principal Investigator |
松永 裕介 九州大学, 大学院・システム情報科学研究院, 准教授 (00336059)
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| Keywords | システムLSI / システムレベル検証 / テストパタン生成 |
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| Research Abstract |
RTレベル(レジスタ転送レベル)あるいはゲートレベルで記述された回路を含むシミュレーションを高速化するためのひとつの方法として、その回路をFPGAで実現し、そのFPGAの回路を実際に動作させる手法がある。ここでは、RTレベルおよびゲートレベルの回路をFPGAに実装するためのテクノロジマッピングの研究を行なった。テーマは大きく分けて2つあり、一つ目は制御回路などのランダムロジックを最小段数のLUT(FPGAの基本論理素子)で構成するためのアルゴリズムの開発で、もうひとつは、算術演算回路のFPGA向け合成アルゴリズムの開発である。
論理回路を最小段数で合成するための既存アルゴリズムが存在するが、一般に、面積(論理素子の個数)削減を目的としたマッピング結果と比べてかなり面積の大きな回路を合成する傾向がある。一方、面積の増加を抑えた近似手法も提案されているが、すべてのマッピングの可能性を調べていないので、最小段数の保障がない。今回、最小段数を保障しつつ、面積オーバーヘッドを抑えたアルゴリズムを開発した。面積オーバーヘッドを抑える仕組みとして、一度マッピングした回路に対して、段数の増加がない範囲で再合成を行なうアルゴリズムを新規に提案している。
算術演算回路のFPGA向け合成アルゴリズムとしては、乗算回路の後半部分に現れる多入力加算回路を6入力LUTを用いて効率よく合成するアルゴリズムを開発した。従来の手法では、多入力加算を3入力2出力のCarry-Save-Adderを用いて構成しており、最近のFPGAで用いられている6入力LUTでは大きな無駄が生じる。そこで、3-to-2(3入力を2出力にまとめるもの)以外にも4-to-3、5-to-3、6-to-3の多入力加算器を組み合わせてよりLUT数の少ない回路を合成できるアルゴリズムを開発した。
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