2008 Fiscal Year Annual Research Report
シリコン単電子・量子・CMOS融合3次元ナノ集積回路システムに関する研究
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20360152
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| Research Institution | The University of Tokyo |
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Principal Investigator |
竹内 健 The University of Tokyo, 大学院・工学系研究科, 准教授 (80463892)
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| Keywords | メモリ / 不揮発性メモリ / SSD / 3次元LSI / 電源 / 低消費電力 / アダプティブ / フラッシュメモリ |
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| Research Abstract |
本研究の目的は、10nm以下のサイズで室温動作するシリコン単電子デバイス・量子デバイスとCMOSデバイスを3次元構造に集積化したナノ集積回路システムを実現することである。特に10nmサイズで256Gbitの大容量、100MByte/secの超高速な単電子メモリを実現し、10年後の日本の半導体産業を索引する基盤技術の構築を目的とする。平成20年度にはナノ集積回路システムの重要な構成要素であるナノメモリの低消費電力化の研究を行った。従来のメモリは微細化により素子の寄生容量が増大するのに加え、書き換え電圧が20Vから低電圧化困難でるため大幅に消費電力が増大する。また従来のメモリに使われている電源回路では容量を用いたチャージポンプ型昇圧回路を用いていため電力効率は10%と非常に低いという問題があった。本研究ではインダクターを用いた電源回路を採用することで電力効率を50%以上に高め、メモリ全体の消費電力を半減することに成功した。本研究で開発した3次元LSI内に集積化されたナノ集積回路システムでは、インタポーザー中のインダクタ・CMOSロジックプロセスで作成した制御回路・メモリブロセスで作成した高電圧MOSスイッチと、最適なプロセス技術・回路で回路を構成することで、消費電力の低減のみならずコストの低減も実現した。インタポーザー中のインダクタ、デジタルロジック回路、メモリ回路を3次元に集積したナノ集積回路システムを設計、試作、評価し、電源システムの消費電力を従来の12%に低減できることを実証した。開発した電源システムとメモリを3次元に集積したナノ集積回路システムにより、パソコンやデータセンタの記憶装置の電力を低減し、地球環境に優しいITプラットフォームを実現することが期待される。研究成果は半導体分野のオリンピックと呼ばれるISSCC(International Solid-State Circuit Conference)で発麦し、日経エレクトロニクス、IEEE Spectrum、日刊工業新聞、化学工業日報、EE Times Japan、科学新聞など多くのメディアに取り上げられた。
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