| Research Abstract |
近年,SoCは様々な産業の基幹を担っており,今後,SoCの信頼性や低電圧動作性能の向上は必要不可欠である.ITRSロードマップによると,SoCにおけるメモリの占める面積は増大し,2012年にはメモリの割合が90%以上になるであろうと予想されている.そのためSoCにおけるメモリの消費電力の割合は大きくなり,低消費電力化への重要な問題となっている.しかし,プロセスの微細化が進むにつれて,チップ間およびチップ内ばらつきが大きくなり,SPAMの動作安定性が低下し,低電圧動作性および信頼性を確保することが困難となる.チップ間ばらつきは製造過程,方法に依存し,それに加えて,チップ内ばらつきがランダムに発生する.今後これらのばらつきを抑えることが必要となる.
本年は,FD-SOIプロセスにおいて,自動的にテップ間のしきい値電圧のばちつきを検出し,SRAMの動作マージンが最大となるように補正を行う基板バイアス制御回路の提案を行った.提案回路で動作マージンを改善することにより,SRAMの低電圧動作性の改善が可能である.なお,従来手法において発生する,動作ごとの基板バイアス制御による速度オーバヘッド,および基板コンタクトに伴うメモリセルにおける面積オーバヘッドは発生しない.
0.15-um FD-SOI SRAMプロセスを用いて486-kb SRAMを試作し,実測した結果,基板バイアス電圧を印加しない場合と比較して,動作電圧下限を0.14V改善し,0.42Vで動作することを確認した.またこの場合において,リーク電力が40%削減されることを確認じた.
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