2010 Fiscal Year Annual Research Report
電子ビーム直描による耐タンパ性を備えた個人認証用ビアプログラマブルデバイスの研究
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20560340
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| Research Institution | Ritsumeikan University |
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Principal Investigator |
藤野 毅 立命館大学, 理工学部, 教授 (60367993)
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| Keywords | 半導体超微細化 / 先端機能デバイス / 電子ビーム描画 / プログラマブルロジック / サイドチャネルアタック |
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| Research Abstract |
多品種少量生産システムLSIを経済的に設計・製造できる手法として,電子ビームを用いてビア2層のパターンを変更することでフォトマスクコスト無しに,任意の論理を実現できるビアプログラマブルデバイスVPEX(Via Programmable logic device using EXor Array)の研究を行っている
今年度は下記の4項目の研究を行い,上記技術の実現のための要素技術の確立を行った
(1) VPEXの新改良型アーキテクチャVPEX3のアーキテクチャを考案した.ロジックエレメント構成素子の削減とレイアウトの抜本的見直し,およびプログラムレイアウトしてビア3層を使用することにより,目的とする回路を構成したときのチップ面積が昨年度のVPEXと比較して約1/3に削減できることが明らかになった,本新アーキテクチャは英文論文誌に投稿・査読中である
(2) VPEX3に対応した設計自動化フロー(HDL記述よりレイアウトを自動生成するための自動配置配線ツール)を構築した.カナダのUniversity of British Columbiaとの研究交流により,アメリカの大学が開発した自動配置ツールCapoと概略配線ツールFGRをVPEX3の設計フローに取り込むことが可能になり,VPEX3アーキテクチャの性能評価を正確に行うことができるようになった
(3) ビアプログラマブルロジックにおいては,配線経路中のビア個数の増大に伴う抵抗の増加,配線経路上以外の余分な冗長配線上の寄生容量によって,ASICと比較して,配線における信号遅延が増加する.この影響を定量的に評価するために,ローム社0.18μmCMOSプロセス上で配線遅延評価テストチップのリングオシレータにより評価を行った.その結果と,上記CADツールを用いて作製したチップレイアウトから,ビアプログラマブルロジックの配線遅延の定量的評価を行い,通常のASICに対して,約1.5倍の仮想配線容量を持つことを明らかにした
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