2010 Fiscal Year Annual Research Report
部分計算によるFPGAを用いた計算高速化理論の確立
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20700030
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| Research Institution | Hiroshima University |
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Principal Investigator |
伊藤 靖朗 広島大学, 大学院・工学研究院, 助教 (40397964)
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| Keywords | FPGA / ハード・ソフト協調設計 |
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| Research Abstract |
平成22年度も引き続き、部分計算によるFPGAを用いた計算高速化理論の確立するため、ある質Pを満たす問題を解決するために,FPGAを用いた部分計算ツールを開発を行ってきた.ここである性質Pとは,以下の2つの条件からなる.(1)その問題を解決するのに,関数f(x,y)の計算を頻繁に繰り返す必要がある.(2)関数f(x,y)の第一引数xは固定した値であり,第二引数yはさまざまな値をとる.この場合,第一引数xを中にとりこんだ関数f'(y)(=f(x,y))が高速に計算できれば,問題を解く時間を大幅に短縮することができる.本年度は具体的な問題として、二値画像のラベリングとコラッツ予想を検証の二つの問題に対して部分計算によるFPGAを用いた実装を行った.具体的には,二値画像のラベリングでは、できるだけ遅延を少なく出力を始めるために、ラスタスキャン順に入力される画素値に対して、画像の行毎にパイプライン処理を行う回路をFPGAで実装し、二値画像のラベリングをリアルタイム処理することを実現した.また、コラッツ予想の検証では、書き換え可能な回路を補助するための大容量の組込みRAMと高速信号処理用のDSPを効果的に利用することにより、前年度作成したものより更なる高速化を実現した.その結果、部分計算ツールを用いたシステムでは同じ処理を行うソフトウェアと比較して高速に実行することを確認した。この結果を用いて、次年度以降の汎用的な問題に対する部分計算ツールの開発に繋げたいと考える。
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