2008 Fiscal Year Annual Research Report

予測と部分二重化による超低遅延チップ内ネットワークに関する研究

Research Project

Project/Area Number	20700054
Research Institution	National Institute of Informatics
Principal Investigator	鯉渕道紘 National Institute of Informatics, アーキテクチャ科学研究系, 助教 (40413926)
Keywords	相互結合網 / チップ内ネットワーク / ルータ / メニーコア / マルチコア
Research Abstract	本研究では, マルチコア, メニーコアプロセッサなどの複雑化するシングルチップ計算機プラットフォームを実現するために急務である革新的な超低遅延インターコネクト技術の実現を目的とする. そのために, (1)予測と部分二重化による低遅延ルータアーキテクチャと(2)そのルータ間の協調動作による更なる遅延削減のためのトポロジ, ルーティングの部分再構成技術を検討した. 現在, チップ内ネットワークでは, 2次元メッシュなどの規則性の強いトポロジ, デッドロックフリールーティングを採用する場合が多い. そのため, ルータの一部の入出力ポート間の転送パターンに極めて強い偏在性が生じる. そこで, 頻繁にトラフィックが転送される入出力間コネクションをルータ内のデータパスとは別に実装し(部分二重化), ルータ内の複雑なパケット処理を迂回する. つまり, プロセッサのキャッシュのように, 頻繁にアクセスされるルータ内入出力対データパスについてはその情報, 構成を記憶(迂回路の利用)し, 超低遅延化する. この場合, 部分的にトポロジ構成が変更されるかデッドロックフリーを保障する経路群については若干の更新に留めることができた. そして最終的に本研究成果としてルーティングの部分再構成技術を考案するに至った. さらに, その他のパケットについては, 予測機構に基づく投機的な出力ポートとそのクロスバの設定を行うが, 予測が成功した場合, 既存のルータ内データパスを利用しつつ, 遅延を削減することができる点も特徴である.