2009 Fiscal Year Annual Research Report
予測と部分二重化による超低遅延チップ内ネットワークに関する研究
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20700054
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| Research Institution | National Institute of Informatics |
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Principal Investigator |
鯉渕 道紘 National Institute of Informatics, アーキテクチャ科学研究系, 准教授 (40413926)
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| Keywords | 相互結合網 / マルチコア / チップ内ネットワーク / ルーティング |
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| Research Abstract |
本研究では,マルチコア,メニーコアプロセッサなどの複雑化するシングルチップ計算機プラットフォームを実現するために急務である革新的な超低遅延インターコネクト技術の実現を目的として.(1)予測と部分二重化による低遅延ルータアーキテクチャと(2)そのルータ間の協調動作による更なる遅延削減のためのトポロジ,ルーティングの部分再構成技術を提案,評価を行った.
チップ内ネットワークにおける超低遅延技術を効率良く順序立てて実現するために,ルータ内アーキテクチャの細粒度技術,ルータ間を扱うネットワーク全体の設計という粗粒度技術の2つに分類した.
まず,細粒度技術としてルータにおける本研究の2つの重要なアイデア"部分二重化","予測機構"の実装方法を個々に検討し,本提案アーキテクチャが軽量なハードウェアで実現できることを明らかにした.これら2つの実装はルータ内部のロジックを迂回するため,別途スイッチング,リンクレベルフロー制御について検討を行った.また,シミュレーションによる定量的な検証,評価を研究協力者である東京大学・松谷が中心となって行った.また,待ち行列理論,マルコフモデルを用いてルータとネットワークの性能を解析し,性能要因を確認し,かつ提案手法にフィードバックする方法についても検討を行った.
次に,粗粒度技術として,予測,二重化によるネットワーク経路の部分再構成技術,その経路群導入に伴うデッドロック,ライブロック除去技術を提案した.この部分再構成技術については,ルーティングラベルを効率良く活用する技術として研究代表者らが考案した軽量なチップ内ネットワーク向けブラックバス転送方式を応用した.
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Research Products
(5 results)
