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2020 Fiscal Year Research-status Report

IoTデバイス向け低電圧・不揮発性SRAMの研究開発

Research Project

Project/Area Number 20K11730
Research InstitutionTokyo Institute of Technology

Principal Investigator

山本 修一郎  東京工業大学, 科学技術創成研究院, 特任講師 (50313375)

Project Period (FY) 2020-04-01 – 2023-03-31
KeywordsCMOS / SRAM / 低電圧動作 / パワーゲーティング
Outline of Annual Research Achievements

本研究課題では,IoTデバイスに用いる低電圧CMOSロジックシステムに搭載が可能な不揮発性SRAM(NV-SRAM)の研究開発を行う.強磁性トンネル接合(MTJ)と通常のSRAMセルを接続したNV-SRAMセルを高閾値デバイスで構成し,低電圧駆動による大幅な動的消費エネルギーの削減と,さらに不揮発記憶を用いたパワーゲーティング(PG)による待機時電力の削減が可能な回路・アーキテクチャ技術を開発する.特に,MTJへの書き込みエネルギーを大幅に削減できるアーキテクチャを開発して,PGの時間的細粒度化を行い,低電圧下であっても高効率に待機時電力を削減できるNV-SRAMの基盤技術を構築する.
本年度は,低電圧動作可能なNV-SRAMセルの設計を行った.高しきい値の低スタンバイ電力(LSTP)デバイスと比較的低しきい値の低電力(LP)デバイスを用いて,0.5VにおけるSRAM動作と,不揮発記憶を用いたPG動作を実現できるセル設計を行った.

Current Status of Research Progress
Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

NV-SRAMには強磁性トンネル接合(MTJ)を6Tセルの記憶ノードにTr(M1,M2)を介して接続した構成のセルを用いた.デバイスには65nm CMOSプロセスのLP,LSTPモデルを用いた.設計と回路性能はHSPICEによって解析を行った.NV-SRAMの6Tセル部は0.5Vの低電圧SRAM動作のプロセスコーナーを考慮したノイズマージンから決定した.MTJに接続するM1とM2のサイズとバイアスは,MTJへの書き込み電流と,復帰時の安定性から決定を行った.パワースイッチは,低電圧SRAM動作,PG動作に影響を与えないように設計した.設計したセルの電力性能を評価したところ,LP,LSTPのどちらの場合でも,0.5VのSRAM動作は1.2V動作と比べて待機時電力を75%程度,動作時電力を95%程度削減できることを明らかにした.さらに不揮発記憶による電源遮断によって99%以上待機時電力を削減できることを明らかにした.また,比較のため,CMOSのみで構成された低電圧リテンションセルの設計と評価も行った.

Strategy for Future Research Activity

昨年度の研究でセルの設計は終了した.本年度はこれを用いてアレイ構造として,さらに周辺回路の設計を行い,8kB程度のNV-SRAMマクロを設計する.設計したマクロを用いて,ポストレイアウトによる大規模シミュレーションから,NV-SRAMの低電圧動作性能を明らかにする.また,PGにおける電力削減効果の指標の一つであるBreak-even time (BET)についても評価する.以上の評価から低電圧動作NV-SRAMの有用性を明らかにする.

Causes of Carryover

コロナウィルス蔓延の影響で学生RA費と旅費を次年度に繰り越すこととした.研究の進捗はほぼ計画通り進めることができたため,研究計画遂行への影響はほとんど出ていない.

  • Research Products

    (1 results)

All 2021

All Presentation (1 results)

  • [Presentation] ニアスレッショルド電圧動作ULVR-SRAMセルの設計2021

    • Author(s)
      原拓実,吉田隼,塩津勇作,山本修一郎,菅原聡
    • Organizer
      第68回応用物理学会春季学術講演会

URL: 

Published: 2021-12-27  

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