2023 Fiscal Year Annual Research Report
ムーアの法則破綻後のマイクロプロセッサの高性能化・低電力化に関する研究
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20K11732
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| Research Institution | Nagoya University |
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Principal Investigator |
安藤 秀樹 名古屋大学, 工学研究科, 教授 (40293667)
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2020-04-01 – 2024-03-31
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| Keywords | マイクロプロセッサ / 発行キュー / キャッシュ |
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| Outline of Annual Research Achievements |
現在のマイクロプロセッサは高い性能を達成するため、命令をプログラム順ではなく実行できる命令から順不同で実行している。この役目を果たしている中心的ハードウェアが発行キュー(IQ: issue queue)である。これまで商用プロッサでは，性能を向上させるためにIQのサイズを拡大してきたが、単に拡大すると遅延が増加するためクロック速度を低下させてしまうという問題がある。これを解決するためには従来LSI製造技術の進歩が不可欠であった。製造技術が進歩すれば遅延が縮小するからである。しかし、現在のLSI製造技術は原子レベルの精度を要し、その進歩(ムーアの法則)は終わりに近づいてきた。本研究では、LSI製造技術に頼らずIQの遅延を減少させる方式を提案する。本研究ではIQを構成する最も大きな回路であるエイジ論理を機能を維持したまま大幅に縮小し、遅延と電力を削減できる方式を提案し、シミュレータによる評価により有効性を確認した。
LSI製造技術の進歩が停止することによる弊害に、電力の削減が困難なことが挙げられる。キャッシュの電力削減について研究を行った。現在のプロセッサは3レベルのキャッシュを備えているが、サーバ・ワークロードのフットプリントが増大していることから上位のレベルのキャッシュにワークロードが納まらず、大きな電力を消費する下位のキャッシュにアクセスが頻繁に行く事態が発生している。本研究では、2レベル目のキャッシュをデータと命令のキャッシュに分離する方式を提案した。分離することによるそれぞれのキャッシュの容量が小さくなり電力が削減される。一方で、単に分離するだけでは容量効率が悪化しキャッシュのヒット率が低下するという問題が生じる。そこで、分離した2レベル目のキャッシュを有効利用する方式を考案しこの問題を解決した。これによりキャッシュが消費する電力を大きく削減した。
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