近似計算における設計効率化・低電力化のための回路設計技術

2021 Fiscal Year Research-status Report

• Project/Area Number: 20K11737
• Research Institution: The University of Aizu
• Principal Investigator: 小平 行秀 会津大学, コンピュータ理工学部, 上級准教授 (00549298)
• Project Period (FY): 2020-04-01 – 2023-03-31
• Keywords: 集積回路の設計自動化 / 近似計算 / レイアウト設計 / 論理合成 / 低消費電力

Outline of Annual Research Achievements

本研究では，計算において誤差を含むことを許容する近似計算(Approximate Computing)において，論理合成やレイアウト設計に焦点を当て，大規模な回路に対して，設計時間の短縮や消費電力の削減のための集積回路の設計技術を開発することを目的とする．提案技術は，大規模な論理回路に対して，計算誤差の増大を抑えつつ，ゲート数や配線数などの回路規模を削減するように回路を変更する．回路規模を削減することで，設計時間の短縮，回路面積の削減，消費電力の削減，回路の高速化を実現する．
本年度は，論理合成後のネットリストに対して，昨年度に検討した2つのネットを縮退するネット対のマージを行う手法の高速化を図った．マージにより近似誤差が悪化すると理論的に保証されるネット対はマージの候補としないことで，探索効率が改善され，アルゴリズムの実行時間がほぼ半減した．

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

本年度は，ネット対のマージの高速化手法の検討を行った．マージにより近似誤差が悪化すると理論的に保証されるネット対はマージの候補としないことで，アルゴリズムの実行時間の短縮を図った．計算機実験では，回路によって得られる性能にばらつきがあるものの，約10%の近似誤差で，平均20%程度の面積と平均30%程度の消費電力を減少させる結果が得られた．また，約1万ゲート規模の回路において，提案手法の実行時間を含み，レイアウト設計時間を約20%削減した．

Strategy for Future Research Activity

本年度に提案した手法により，検討する近似計算手法が比較的規模の大きな回路に対しても適用可能となった．今後，大規模な回路を用いて性能の評価を行うことを目指す．大規模な回路として，当初の予定通り，高位合成により生成された回路への適用を検討する．