10MGyを超える高い放射線耐性をもつCMOS集積回路の基礎研究

2021 Fiscal Year Research-status Report

• Project/Area Number: 20K14498
• Research Institution: High Energy Accelerator Research Organization
• Principal Investigator: 坂口 将尊 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 技師 (70626796)
• Project Period (FY): 2020-04-01 – 2023-03-31
• Keywords: CMOS / MOSFET / 放射線損傷 / ガンマ線

Outline of Annual Research Achievements

今年度は前年度にガンマ線照射したサンプルの照射後のId-Vg特性を評価した。まずは素子サイズの違いによるTIDダメージの違いについて評価している。一般的に素子サイズが小さいほどTIDダメージが大きいことが知られているが、今回利用した製造プロセスにおける最小サイズのMOSトランジスタにおいては、NMOSにおいては10%/MGyでIV特性の劣化が進み、PMOSでは18%/MGyで劣化が進むなどPMOSの方の劣化具合が大きいことが観測された。今回は様々な素子サイズ（ゲート長Lとゲート幅Wを振っている）で評価を進めている。NMOSではゲート長Lを10um程度まで、ゲート幅Wを1um程度まで大きくするとIV特性の劣化がほぼなくなる（照射前後で差が見られなくなる）ことがわかった。おそらくTIDダメージに強くするにはゲート長Lの大きさの方がゲート幅Wよりも重要そうである（ゲート長とゲート幅で影響の違いがでるのはMOSトランジスタのゲート周りの構造に由来していると考えられる）。しかしゲート長を10umとしても、ゲート幅Wが1um未満にしていくとIV特性の変化が大きくなるため、ゲート幅Wのサイズも重要である。また、ゲート膜厚をより厚いサンプルにおいては、素子サイズをゲート長L、ゲート幅Wともに10um以上にしてもかなりの劣化が進むことが分かった。通常ゲート膜厚が厚い素子は集積回路の入出力に使われるが、放射線耐性を高めるには入出力部分においてもゲート膜厚が薄いものを使うという方向性が得られた。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

回路設計において重要な素子サイズのパラメータについての方向性が得られており、最低限の回路設計はできるような情報が得られている。

Strategy for Future Research Activity

今年度までにサイズによるTIDダメージの影響について知見がえられたので、次年度はトランジスタ形状やバイアス条件、照射後のアニール現象について調査を進める。

Causes of Carryover

既存の材料をつかい費用が節約できたため。また、回路設計を次年度にしたため。