Study of slow trap characteristics and reduction methods of its density in Ge MOS interfaces for future devices.

2020 Fiscal Year Research-status Report

• Project/Area Number: 20K14779
• Research Institution: Tokyo University of Science
• Principal Investigator: 柯 夢南 東京理科大学, 工学部電気工学科, 助教 (40849402)
• Project Period (FY): 2020-04-01 – 2023-03-31
• Keywords: 半導体デバイス / トランジスタ / MOS界面 / 信頼性 / 遅い準位

Outline of Annual Research Achievements

CMOSデバイスの次世代チャネル材料としてのGeの重要な問題は、高品質のゲートスタックの形成です。ここで、1nm以下のEOTと約1011eV-1cm-2の低Ditによるプラズマ後酸化によって実現されたAl2O3/GeOx/Ge構造は、有望なゲートスタック構造です。ただし、残りの問題の1つは、大量の遅い準位の存在です。今年度は、C-V曲線のヒステリシスを使用してNstを評価することをAl2O3/GeOx/p-Ge MOS界面明確に研究しました。 C-Vヒステリシスを注意深く調べると、小さな正のゲートバイアス（<Vth）での遅いトラッピングは、ホールトラッピングにのみ起因することがわかります。一方、大きな正のゲートバイアス（> Vth）の下では、遅い電子トラップが遅いトラップ特性にさらに影響を与えることがわかります。また、正孔と電子の遅いトラップを区別するための新しい測定手順が提案され、p-Geゲートスタックに適用されました。強い反転ゲートバイアスで明らかな電子遅い準位は、Nst-Eoxの関係を理解する上で非常に重要であり、有効な電子と正孔の遅い準位密度は、それぞれp-Ge MOS界面で評価できます。

Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

2020年度東京理科大学電気工学科からの授業負担が大幅に増加した（普通の二倍程度、量子力学、電気回路２、コンピュータシミュレーションなどの五科目ほど）。雑誌論文の完成は半年ほど遅れ、なかなか残念でした。

Strategy for Future Research Activity

今後は、2020年度の実験結果を論文化にする。または、ECR或いはMBE－Si法を使用して新しいSi Cap/Ge MOSを挑戦し、薄いEOTと低い界面準位を確保しながら遅い準位密度を下げることもチャレンジする予定です。

Causes of Carryover

去年、コロナの影響で、外国工場から基板の購入や外部設備の利用などを結構遅れていました。今年は、市販される高質Ge基板、外部設備などに利用する予定です。