2021 Fiscal Year Research-status Report
Study of slow trap characteristics and reduction methods of its density in Ge MOS interfaces for future devices.
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20K14779
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| Research Institution | Chiba University |
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Principal Investigator |
柯 夢南 千葉大学, 大学院工学研究院, 助教 (40849402)
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| Project Period (FY) |
2020-04-01 – 2023-03-31
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| Keywords | 半導体デバイス / MOS界面 |
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| Outline of Annual Research Achievements |
AI・IoT技術の発展により更なる微細CMOS技術が求められており、中でも高性能・高信頼性Ge-CMOSの実現が期待されています。しかし、高性能・高信頼性Ge-MOSFETの実現における大きな課題は、ゲルマニウムMOSゲートスタック構造の信頼性向上であり、特にトランジスタの閾値変動の起源と考えられている界面近傍の遅い準位の物理的機構の解明とその密度の低減手法の提案です。本研究では、ゲルマニウムゲートスデックの遅い準位の物理的起源の解明や、遅い準位の新しい評価技術と低減手法などの提案・確立の目的で、２０２１年度ゲルマニウムMOS界面の遅い準位密度(Nst)の新しい測定および評価方法を提案しました。具体的には、Al2O3/GeOx/Ge pMOS界面に対して、C-Vヒステリシスを深く調べると、小さな正のケートバイアス(<Vth)での遅い準位は、ホールトラッピングのみ起因することが分かりました。一方、正のゲートバイアスが高い場合(>Vth)は、さらに、電子トラッピングもヒステリシスに影響を加えるころが分かりました。この新しい測定方法に通して、ｐＭＯＳ界面だけで、電子とホール両方の遅い準位密度を評価することができます。上記の研究内容で、応用物理学会一件発表しました、もう一件雑誌論文も作成中である。
また、年度中で研究機関は東京理科大学から千葉大学に移動しました、研究環境はかなり良くなりました。独自なクリーンルームを持っています、さらに研究がスムーズになります。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
今年度C-V scan法を利用して、新しい測定を提案・検証しました。昔n-Ge MOS界面に対しては、電子遅い準位密度を評価でき、p-Ge MOS界面に対しては、ホール遅い準位密度を評価しました。新しい測定法を利用し、単一なp-Ge MOS界面に対して、ホールと電子両方の遅い準位密度の測定を成功しました。
また、年度中転職により、かなり研究環境はよくなりました。来年度の活躍を楽しみにしています。
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| Strategy for Future Research Activity |
研究計画書通りで、今年度論文１－２本を発表できるように頑張ります。
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| Causes of Carryover |
①次年度使用が生じた理由、年度中新しい大学に転職するため、研究費の利用計画が変わりました。
②次年度使用分の2022年度使用計画、新しい研究室を運営し、本研究を続けるため、中古ALD装置を購入する予定である。
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