2020 Fiscal Year Research-status Report
Synthesizable Mixed-Signal Integrated Circuits for Agile Development of Analog AI Sensor Nodes
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20K14786
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| Research Institution | The University of Tokyo |
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Principal Investigator |
徐 祖楽 東京大学, 大学院工学系研究科(工学部), 特任講師 (50778925)
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| Project Period (FY) |
2020-04-01 – 2022-03-31
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| Keywords | アナログ集積回路の設計自動化 |
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| Outline of Annual Research Achievements |
本研究では、アナログ集積回路の開発時間の短縮を目的にする。論理ゲートのみでアナログ回路を構成し、デジタル合成・配置配線ツールでアナログ回路を自動生成する技術、およびそれに適する回路を提案する。2020年度には、計画書の通り、まず、自動配置配線可能なA/D変換器（ADC）を改良した。6-bit分解能の既存設計のADCの非線形性課題に対し、look-up-table構成手法とそのための新規回路を提案し、ADC精度を既存設計の4.4-bitから5.6-bitまで改善した。さらに、提案する設計手法で、より高速に8-bit分解能まで拡張し、7.4-bit有効ビットを達成した。これらの結果は、寄生素子抽出されたシミュレーションで検証したものである。提案回路と検証結果をもって4月中に論文誌へ投稿する予定である。次に、自動配置配線可能な位相同期回路（PLL）について、配置配線によるspur劣化という根本的な課題に対し、新規なタイミング校正あり周期注入回路を提案した。65-nm CMOSプロセスで集積回路を試作し、4月中にチップ測定する予定である。また、本研究課題を通じて開発したデジタルループ制御回路をもう一つのPLLに適用し、それに関する投稿論文がIEEE Symposium on VLSI Circuitsという当分野トップレベル国際会議に採択された。6月中に発表予定である。最後に、論理ゲートのみを用いたアナログ回路の高効率設計手法について、上記の研究開発と繰り返して70%程度確立した。次年度に続いて完成する予定である。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初計画の通り、自動配置配線A/D変換器の精度向上と位相同期回路spur削減の研究を行い、論理回路のみを用いたアナログ回路の自動設計手法も一部確立した。チップ試作・測定と論文投稿も進行中である。
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| Strategy for Future Research Activity |
次年度の研究推進計画については、まずは、位相同期回路（PLL）の測定を完成し、予想通り動作すれば、論文投稿へ進む予定である。回路修正する必要がある場合、年度中にチップを試作して測定する。次に、設計手法について、完全RTL入力、スクリプトで制御する自動検証および自動配置配線可能な設計フローを確立する。また、計画書の通り、時間領域または電圧領域のアナログニューラルネットワーク（NN）を検討し、本研究で開発したADCとPLLに関する技術を踏まえ、自動配置配線可能なアナログNN回路を提案して試作する。
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