2021 Fiscal Year Annual Research Report
Synthesizable Mixed-Signal Integrated Circuits for Agile Development of Analog AI Sensor Nodes
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20K14786
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| Research Institution | The University of Tokyo |
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Principal Investigator |
徐 祖楽 東京大学, 大学院工学系研究科(工学部), 特任講師 (50778925)
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| Project Period (FY) |
2020-04-01 – 2022-03-31
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| Keywords | 自動配置配線可能なアナログ回路 |
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| Outline of Annual Research Achievements |
本研究では、アナログ集積回路の開発時間の短縮を目的にする。論理ゲートのみでアナログ回路を構成し、デジタル合成・配置配線ツールでアナログ回路を自動生成する技術、およびそれに適する回路を提案する。2021年度には、計画書の通り、自動配置配線可能なA/D変換器（ADC）について、既存設計の6-bit ADCを8-bitのまで改良し、シミュレーションで検証した。その結果、2.5 mW消費電力、7.5-bit有効分解能、約1.4pJ/stepエネルギ効率（FoMw）という性能を達成した。IEEE Transactions of VLSI 論文に投稿し、この投稿論文が採択された。さらに、本研究で提案した新規MOS容量回路および関連する比較器について、それぞれ回路動作を解析して論文誌へ投稿した。投稿論文が採択された。そして、前年度に続き、自動配置配線可能な位相同期回路（PLL）を改良し、ditheringで補助する3段周期注入技術を提案し、チップ試作して評価した。2.55 psジッタ、3.36 mW消費電力、-48 dBc fractional spurを達成した。提案技術により、in-band fractional spurを15 dB程度で大幅に改善した。IEEE Asian Solid-State Circuits Conferenceに投稿し、投稿論文が採択された。それから、当発表論文がIEEE Journal of Solid-State Circuits 論文誌に招待され、現時点では査読されている段階である。また、本研究課題を通じて開発したデジタルループ制御回路を他種類のPLLらに適用し、当分野トップレベル国際学会IEEE Symposium on VLSI Circuitsを始め、様々な学会で発表したおよび発表する予定である。これまで、本研究で計画した通り、アナログセンサーノードにおいて最も重要であるAD変換器および周波数生成回路（PLL）の自動設計の研究を完成した。アナログで構成された演算回路については、本研究で確立した回路での実現手法について検討した。
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