2009 Fiscal Year Annual Research Report
True Scalable Si CMOS LSIの研究
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21246056
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
益 一哉 東京工業大学, ソリューション研究機構, 教授 (20157192)
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| Keywords | ナノ配線 / シグナルインテグリティ / インテグリティ / 揺らぎ / ばらつき |
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| Research Abstract |
Si CMOS集積回路1高性能化の指針は、スケーリング則を唯一絶対の指導原理として微細化し、高性能化、低消費電力化し、さらにチップ面積も低減させ低コスト化することである。最小加工寸法が100nmを切るようになってきた現在、材料、プロセス、インテグレーション、回路、設計、システム、製造コストのすべてにおいて困難な課題が山積みであり、単に微細化しただけでは性能向上が期待できず、かつ産業的なメリットもないという状況にある。本研究は、「回路・システム・アーキテクチャ」の視点から、True Scaling技術を構築することを目的としている。
平成21～24年度の4年度間に、下記の(a)～(d)の研究課題を解決する。実際に試作を通じて】検証するところに特徴がある。(a)LSIで必要とされる配線資源を正確に見積もり、信号多重化することによる配線本数低減効果を定量的に明らかにする。対症療法的リピータ挿入からの脱却を目指す。(b)ローカル、セミグローバル配線ではRail-to-rail(0～Vdd振幅)伝送を行う。これを信号多重化する回路技術の開発を行う。(c)グローバル配線においては、申請者らが示してきた高速、低消費電力伝送可能な「伝送線路配線」における信号多重化技術を開発する。(d)信号多重を行うことにより、微細化したときのコアサイズ増加を抑制(すなわちスケーリング)し、かつコア間接続も世代毎に信号伝送性能が向上するネットワークオンチップアーキテクチャを検討する。平成21年度は(a)については配線資源見積もりを行い、新規な表式を導出した。(b)に関しては試作に向けた回路設計を行い、平成22年度以降に実際に試作する目処を立てた。
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