2010 Fiscal Year Annual Research Report
| Project/Area Number |
21300012
|
|---|
| Research Institution | Osaka University |
|---|
Principal Investigator |
高橋 篤司 大阪大学, 工学研究科, 准教授 (30236260)
|
|---|
| Keywords | 同期回路 / 耐遅延変動特性 / エラー検出回復方式 / 可変レイテンシ回路 / 桁上げ伝搬加算器 / 実効クロック周期 / 一般同期方式 / クロック |
|---|
| Research Abstract |
性能とともに信頼性を従来よりも格段に向上させた集積回路を,耐遅延変動特性をエラー検出回復方式により強化することで得るための設計方法論を確立するため,回路を新たな観点で分析することが求められている.本研究では,桁上げ伝搬加算器をエラー検出回復方式を前提とし評価し,実効クロック周期などの回路の性能指標が,従来の最大信号伝搬遅延を最小化した回路構成とは異なる回路構成で向上されることを確認し,エラー検出回復方式のもとでよりよい回路の性能指標を達成する回路設計手法の開発のための指針を得た.また,エラー検出回復方式の効果的な実現に向け,フリップフロップを2重化し,それぞれを必ずしも正しい値を取り込まない早いタイミング,正しい値が取り込まれることが保証される遅いタイミングで動作させ,2つのフリップフロップの保持値が一致している場合には,タイミングエラーは発生していないと判断し,早いタイミングのフリップフロップの保持値を用いて通常動作を続け,異なる場合にはタイミングエラーが発生したと判断し,通常動作を中断し故障回復動作に移る入力が与えられてから出力が得られるまでのレイテンシが1周期または2周期と変化する可変レイテンシ回路をVerilog言語により記述し,それらを0.18μmのセルライブラリを用いて論理合成しシミュレーションにより評価したまた,FPGA上で可変レイテンシ回路を実現するとともに,その評価回路を合わせて実現し,可変レイテンシ回路の動作を確認するとともに,可変レイテンシ回路の評価をより高速に実現することを可能とした.今後,これらの成果を踏まえ,より高性能な.回路を設計しチップ試作により評価を行う予定である
|
