2011 Fiscal Year Annual Research Report
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21300012
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| Research Institution | Osaka University |
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Principal Investigator |
高橋 篤司 大阪大学, 大学院・工学研究科, 准教授 (30236260)
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| Keywords | 同期回路 / 耐遅延変動特性 / 遅延エラー検出回復方式 / 可変レイテンシ回路 / 実効クロック周期 / 一般同期方式 / クロック |
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| Research Abstract |
耐遅延変動特性を遅延エラー検出回復方式により強化し,回路を可変レイテンシ化することで,性能とともに信頼性を従来よりも格段に向上させた同期回路を得るために,一般同期方式に基づく遅延エラー検出回復方式に適した回路の合成手法を開発することが求められている.回路を可変レイテンシ化した場合の回路性能を実効クロック周期などで評価するためには,回路の最大遅延,最小遅延などとともに回路の遅延分布を動的遅延の変化などを考慮してより正確に求めなければならない.そこで,回路の最小遅延,最大遅延をできる限り精度を保ちつつより高速に得るための遅延見積もり手法を開発し評価した.また,可変レイテンシ化により性能が向上する回路は,従来とは異なる指針で合成しなければならないが,開発効率を上げるためには従来の回路合成技術を利用することが効果的である.そこで,可変レイテンシ化した場合に高性能となる回路修正法を開発するための指針を,同一の関数を実現する様々な回路の可変レイテンシ化した場合の性能および性能向上率などを評価することで得た.また,可変レイテンシ化した場合の性能をより向上させるためには,設定クロック周期やクロックタイミングを適切に設定しなければならず,その開発のためには回路の動作確認および性能評価を,より効率良く行うための手法が求められる.そこで,回路入力を制限し実質的な回路の遅延を変化させ,遅延エラーの発生を制御することで,回路の動作確認および性能評価を,より効率良く行うための手法を開発し,FPGAを用いてその評価方法の評価を行った。今後これら結果を性能とともに信頼性を従来よりも格段に向上させた一般同期回路を合成するために活用する.
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
遅延見積もり手法,可変レイテンシ化に適した回路を得るための回路修正法,回路動作,回路性能,設定クロック周期やクロックタイミングの設定方法の評価のためのFPGAを用いた評価方法などの開発が進んでいる.
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| Strategy for Future Research Activity |
遅延エラー検出回復方式により可変レイテンシ化した回路の動作検証や性能評価は,動作シミュレーションやFPGAを用いた動作検証等で十分可能であるため,必ずしもチップ試作を行い評価を行う必要はないと考えている.一般同期回路の設計方法をより効果的に確立するために,今後,様々な回路を遅延エラー検出回復方式により可変レイテンシ化し評価する.
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Research Products
(8 results)
