2010 Fiscal Year Annual Research Report
耐ノイズ性・耐ばらつき性を有する高信頼性ディジタル回路の設計
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21500059
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| Research Institution | Tokyo Metropolitan University |
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Principal Investigator |
三浦 幸也 首都大学東京, システムデザイン研究科, 准教授 (00254152)
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| Keywords | ディペンダブルコンピューティング / ノイズ / ばらつき / フリップフロップ / VLSI / 高信頼化設計 |
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| Research Abstract |
VLSIが低電圧化・高速化・微細化するにつれ,各種のノイズや製造ばらつきによる誤動作が問題となっている.特に微細化されたVLSIではソフトエラーによる誤動作への対策は,高信頼性VLSIを実現するための重要な課題となっている.一般には,これらの発生予測や完全排除は困難であり,回路設計レベルでの対策が有効であると考えられる.そのために,既存回路と互換性・整合性の取れるノイズ耐性・ばらつき耐性のある回路構造を実現し,また従来設計の回路との混在を可能にすることを目指す.更に現行の設計手法で実現可能であることなど,広い適用性と低コストでの実現を目指す.これらの研究目標に対して,今年度は以下の成果を得ることができた
ノイズパルスをブロックできるエッジトリガーフリップフロップの開発とその評価:VLSI内のデータ線にはソフトエラーによるパルス信号が予期せずに発生し,フリップフロップに誤動作を生じさせる.本研究では,付加クロック信号や回路の冗長化なしにクロック信号の立上がりエッジと立下りエッジの両方を活用したデュアルエッジトリガフリップフロップを開発した.このフリップフロップはクロックパルス幅を調整することで,ブロックできるノイズ幅の設定が可能であり,また既存の他の回路素子と混在して使用することができる.提案方法を実現したプロトタイプの回路動作をシミュレーションにて検証し,その回路速度,回路規模,テスト方法を評価した,また回路ばらつきについてもその耐性を検証し,ばらつきの影響を受けずに正常動作できることを確認した
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