| Research Abstract |
本年度は,主として,タイミング検査を行うべきクリティカルパスを効率的に同定するための手法,および熱や劣化を考慮しつつタイミング信頼性を向上するための電源配線最適化手法について研究し,それぞれ新手法の構築とその評価を行った.
前者に対しては,統計的静的遅延解析の高精度化に取り組み,漸近的時間計算量を増加させることなく,タイミング違反確率の精度を最大90%改善する手法を構築した.この成果は2つ国際会議で発表し,電子情報通信学会英文論文誌Aに投稿中である.また,タイミング検査を効率化するため,クリティカルパスを構成する可能性の低い経路を除去し,問題の規模を縮小する手法を構築した.新しい統計的静的遅延解析手法のプログラム化が長引いたため,この規模縮小手法の効果を以前の統計的静的遅延解析手法を用いて検証した.その結果,この手法の有効性が確認できたので,現在,新しい統計的静的遅延解析手法を用いて性能検証を行っているところである.
後者に対しては,ブロック内パスのタイミング違反を考慮した電源配線最適化手法について研究し,局所的な電源変動および温度をパラメータとして,場所依存のタイミング違反危険度とエレクトロマイグレーションによる配線劣化を精度良く計算する手法を構築した.その際、今後の微細化プロセスで問題が顕著となるNBTIによるトランジスタの経年劣化による変動も考慮し,その有効性を確認した.また,GPUを用いた電源系ノイズの解析手法の高精度化に取り組み,並列回路解析アルゴリズムの改良を行った.この結果,計算速度を増加させることなく,シミュレーション誤差を1.7%～7%減少させることができた.現在,複数ブロックにわたる広域パスのタイミング違反を考慮する手法,並びに統計的静的遅延解析結果の取り込み方法(バックアノテーション)を研究中である.
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