2012 Fiscal Year Annual Research Report
ＣＶＳＬ・高速ゲート・ニューロン構造組み込みＳＥＴ耐性強化宇宙用ＬＳＩ回路
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21560375
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| Research Institution | Shizuoka Institute of Science and Technology |
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Principal Investigator |
波多野 裕 静岡理工科大学, 理工学部, 准教授 (80238013)
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| Project Period (FY) |
2009-04-01 – 2014-03-31
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| Keywords | 電子デバイス・機器 / デバイス設計 / 放射線、粒子線 / 宇宙線 / シミュレーション |
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| Research Abstract |
２３年度までの、シングル・イベント・トランジェント（ＳＥＴ）耐性を強化した組み合せ論理回路、インバータ・チェーン回路、基本順序論理回路を搭載した試作チップに対するビーム照射実験の結果をフィード・バックして、ＳＥＴ耐性強化回路の検討のための２次設計及び２次試作を行った。
２４年度のチップ設計は、0.18マイクロメートルＣＭＯＳ回路へのステップして、0.4マイクロメートルＣＭＯＳプロセスによる設計を含めて行った。回路構成検討のほか、0.4マイクロメートルＣＭＯＳ回路、0.18マイクロメートルＣＭＯＳ回路のためのレイアウト関連データの蓄積を図った。0.4マイクロメートルＣＭＯＳプロセス、0.18マイクロメートルＣＭＯＳプロセスに関連するパラメータを抽出し、回路シミュレーションを行った。また、高集積および高機能ニューロンＭＯＳ回路のＳＥＴ効果による光誘起電流に起因する回路誤動作をシミュレーションにより検討し、ＳＥＴ耐性強化ニューロンＭＯＳ回路の調査を行い、宇宙用システムＬＳＩへのニューロンＭＯＳ導入の可能性を検討して、宇宙用ニューロンＭＯＳの課題を明らかにした。
更に、ＳＥＴ効果により誘起された光電流に起因する回路誤動作のシミュレーション技術の高精度化のための改良を検討した。0.18マイクロメートルＣＭＯＳプロセスによるＳＥＴ耐性強化宇宙用ＬＳＩ回路を目指して、0.4マイクロメートルＣＭＯＳ回路による、2種類の多入力ＮＡＮＤ論理ゲートチェーン回路、2種類の多入力ＮＯＲ論理ゲートチェーン回路、4種類のインバーターチェーン回路も設計・試作した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
「研究の目的」に記載した内容に関して、5年計画のうちの4年経過時点で、ほぼ8割程度達成している、と考えられる。
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| Strategy for Future Research Activity |
今後も、研究計画に沿って、着実に研究課題を推進する予定である。現時点では、研究計画の大きな変更の可能性は少ない、と考えられる。
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