2013 Fiscal Year Annual Research Report
ＣＶＳＬ・高速ゲート・ニューロン構造組み込みＳＥＴ耐性強化宇宙用ＬＳＩ回路
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21560375
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| Research Institution | Shizuoka Institute of Science and Technology |
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Principal Investigator |
波多野 裕 静岡理工科大学, 理工学部, 准教授 (80238013)
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| Project Period (FY) |
2009-04-01 – 2014-03-31
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| Keywords | 電子デバイス・機器 / デバイス設計 / 放射線、粒子線 / 宇宙線 / シミュレーション |
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| Research Abstract |
５０段多入力ＮＡＮＤゲートＣＭＯＳチェーン回路を0.18マイクロメートルＣＭＯＳプロセスにより設計して、ＳＥＴ（シングル・イベント・トランジェント）耐性の入力端子依存性を明らかにした。また、回路速度性能の入力端子依存性を明らかにした。更に、0.18マイクロメートルＣＭＯＳプロセスにより５０段多入力ＮＡＮＤゲートＣＭＯＳチェーン回路を試作して、試作回路の実測とシミュレーションを比較した。
５０段多入力ＮＯＲゲートＣＭＯＳチェーン回路を0.18マイクロメートルＣＭＯＳプロセスにより設計して、ＳＥＴ耐性の入力端子依存性を明らかにした。また、回路速度性能の入力端子依存性を明らかにした。更に、0.18マイクロメートルＣＭＯＳプロセスにより５０段多入力ＮＯＲゲートＣＭＯＳチェーン回路を試作して、試作回路の実測とシミュレーションを比較した。
ＮＡＮＤゲートとＮＯＲゲートの実験結果に基づき、極限微細化によらないディジタルＣＭＯＳ回路の高性能化技術について考察を行った。
ＳＥＴ耐性を強化したカスケード電圧スイッチ論理(ＣＶＳＬ)回路とオリジナルのクロック形ＣＶＳＬ（Ｃ2ＶＳＬ）回路を0.18マイクロメートルＣＭＯＳプロセスにより設計し、シミュレーションにより従来のＣＭＯＳ回路よりＳＥＴ耐性が優れていることを明らかにした。また、0.18マイクロメートルＣＭＯＳプロセスによりチップ試作を行った。
更に、宇宙用ＳＥＴ耐性強化ＬＳＩ回路について総合的な考察を行い、今後の課題を明らかにした。
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| Current Status of Research Progress |
Reason
25年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
25年度が最終年度であるため、記入しない。
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