2021 Fiscal Year Annual Research Report
大規模AIシステムを想定した誘電体導波路によるチップ間通信技術基盤の確立
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21H03406
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| Research Institution | The University of Tokyo |
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Principal Investigator |
飯塚 哲也 東京大学, 大学院工学系研究科(工学部), 准教授 (10552177)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Keywords | 集積回路 / ミリ波 / 導波路 |
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| Outline of Annual Research Achievements |
本研究では、より大規模化するAIモジュール等への応用を想定し、従来の金属配線層の代わりにプラスチックなどの誘電体材料を導波路として 利用した通信路を設けることで、近年の微細集積回路技術によって効率よく利用可能となったミリ波帯(30~300GHz)を活用した広帯域の通信経 路を確保するとともに実装の柔軟性向上とコスト低減を目指し、AIモジュールの高効率化・高性能化につながる方式を提案する。理論と実測に 立脚しながら与えられた集積技術下での最適設計指針を構築し、その指針に基づいてチップ間通信システムを実現することで、提案する実装お よび通信方式の高い通信速度と信頼性を実証するとともに、必要とされる要素技術とそれらの最適設計手法に関する学術基盤を確立することを 目的とする。
特に一対多通信で重要となることが考えられるデータ送信側の送信パワー向上のため、送信信号出力に用いられるパワーアンプの最適化が重要であり、当該回路の設計最適化を行った。これまでに用いてきた65nmバルクCMOS技術のみでは無く、SiGe BiCMOS 130nm技術も採用し設計・評価を行った。また、ミリ波帯キャリア周波数生成回路の効率および精度向上のため、伝送線路によるステージ間整合を応用したSiGe BiCMOS 130nmプロセスによる150GHz発振器の設計を行い、より高周波で効率のよい周波数生成回路の実現を目指設計・試作を行った。試作チップの実測評価により、主にシミュレーションモデルの不完全さにより、シミュレーションによる性能評価結果と実測による評価結果の乖離が大きい事が分かった。今後は要素回路TEGの再設計・再評価を通して増幅回路および発振回路の設計最適化につなげる。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
試作評価を行ったパワーアンプ回路および150GHz帯発振回路の実測評価により、主にシミュレーションモデルの不完全さにより、シミュレーションによる性能評価結果と実測による評価結果の乖離が大きい事が分かった。これによりシミュレーションでは達成できた性能が実測では達成されない状況となっている。
その他、広帯域通信に向けた位相同期回路およびアナログ・デジタル変換回路等については要素技術の検討が進んでおり、それら提案技術の有効性を明らかにするための設計検証が進んでおり、実測評価による有効性の検証に向けた準備は順調に進行している。
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| Strategy for Future Research Activity |
前述の通り、試作評価を行ったパワーアンプ回路および150GHz帯発振回路の実測評価により、主にシミュレーションモデルの不完全さにより、シミュレーションによる性能評価結果と実測による評価結果の乖離が大きい事が分かった。これによりシミュレーションでは達成できた性能が実測では達成されない状況となっている。今後は要素回路TEGの再設計・再評価を通してシミュレーションモデルと実際の素子とのずれを明らかにし、それを改めて設計にフィードバックすることで増幅回路および発振回路の設計最適化につなげる。
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