2021 Fiscal Year Annual Research Report
Breakthrough in fundamental technology for ultralow-power neuromorphic hardware
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21H04887
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| Research Institution | The University of Tokyo |
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Principal Investigator |
河野 崇 東京大学, 生産技術研究所, 教授 (90447350)
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| Co-Investigator(Kenkyū-buntansha) |
小林 正治 東京大学, 大学院工学系研究科(工学部), 准教授 (40740147)
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| Project Period (FY) |
2021-04-05 – 2024-03-31
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| Keywords | ニューロモルフィックハードウェア / 超低電力アナログ回路 / シリコン神経ネットワーク |
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| Outline of Annual Research Achievements |
CMOS回路とFeFETとで構成される超低電力シリコン神経ネットワーク回路の基礎設計を行うと共に、当研究室で開発済のアナログ・デジタル混在回路によるシリコン神経ネットワークチップを用いて、脳神経系モデルとして妥当な情報処理モデルの実装を行った。
CMOS/FeFET混在超低電力シリコン神経ネットワーク回路の基礎設計について、特にFeFETデバイスのバイアス電圧生成回路への応用を検討すると共に、電源電圧を200mVに抑えることで100pW程度の超低電力を目指す回路を設計した。
脳神経系モデルとして妥当な情報処理モデルの実装について、シナプス伝達効率を4ビットのデジタルメモリで保持し、シナプス電流及び細胞体モデルをサブスレッショルドアナログMOSFET回路で実現するアナログ・デジタル混在シリコン神経ネットワークチップを用い、ノイズ入力を考慮した時空間スパイクパターンの検出モデルを実装した。本モデルは、単一ニューロンに非対称性STDP学習則をくみあわせるだけで、ランダムな時空間スパイク列の中に埋め込まれた特定のスパイクパターンを検出できるモデルである。特に人為的な前提をおかない点が優れているものの、シナプス伝達効率の精度が下がると検出率が大幅に下がるという問題点があった。これに対し、STDP学習則の学習曲線に短期可塑性を入れることで4ビットのシナプス伝達効率メモリでも、64ビット浮動小数点を用いた場合と遜色ない検出率を実現する手法(Adaptive STDP rule)を開発し、実証した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
FeFETデバイスを用いたバイアス電圧生成回路の設計については、回路実験の進捗が遅れている。一方で、当初想定していた技術的ハードルの一つである、FeFETをアナログメモリとして使用した場合の精度の向上が、本年度の成果により緩和できた。従って、全体的にはおおむね順調に進展していると評価している。
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| Strategy for Future Research Activity |
今後は、特にFeFETデバイスを用いたバイアス電圧生成回路の設計を進めると共に、100pWクラスのシリコンニューロン(細胞体)回路の設計、シナプス回路の設計を進める。
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