2022 Fiscal Year Annual Research Report
3次元集積III-V-On-Insulatorデバイスに関する研究
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21J10272
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| Research Institution | The University of Tokyo |
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Principal Investigator |
隅田 圭 東京大学, 工学系研究科, 特別研究員(DC2)
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| Project Period (FY) |
2021-04-28 – 2023-03-31
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| Keywords | CMOS / MOSFET / 移動度 / 表面ラフネス散乱 / Si / Ge / InAs / クライオCMOS |
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| Outline of Annual Research Achievements |
将来のロジックCMOSに採用されナノシート世代のチャネル構造において、支配的な散乱機構である表面ラフネス散乱の定量的理解について取り組んだ。まず、表面ラフネス散乱の従来モデルの課題であった定量性を改善するべく、散乱の強烈な非線形性を考慮することの出来るモデルを新たに提案した。我々の提案モデルによって、TEM等と整合する現実的なパラメータでSi, Ge, InAs nMOSFETの移動度が説明出来ることを実証した。本提案モデルでは明らかではなかった、MOSFETの移動度の実効電界に対するユニバーサリティが成立する起源や、4KのクライオMOSFETの移動度に特有の遮蔽効果とtail statesが与える影響を明らかにし、Si MOSFETの移動度の定量的理解に大幅に貢献した。
さらに、新たに提案した定量性に優れる表面ラフネス散乱のモデルを用いることで、様々な材料と面方位を組み合わせた極薄膜チャネル中の電子移動度を計算して比較することにより、将来のCMOS応用上重要な2-3 nmの膜厚において高い移動度の得られるチャネル構造が、異方的な電子谷を有する(111) InAsや(111) Geであることを明らかにした。本成果は、当研究グループが取り組んできた極薄膜InAsやGeチャネルの移動度の定量的理解を与えただけでなく、究極的なスケーリングの為のチャネル候補と大きく注目される2次元材料に対し、従来の3次元半導体が2 nmという極薄膜においても2次元材料よりも高い移動度が得られることを示したことと、今後のCMOSにおける極薄膜チャネル設計指針を明確化した、深い学術的意義を有する研究内容と言える。
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| Research Progress Status |
令和4年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
令和4年度が最終年度であるため、記入しない。
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